KR20060000906A - Capacitor in semiconductor device and method for fabricating the same - Google Patents

Capacitor in semiconductor device and method for fabricating the same Download PDF

Info

Publication number
KR20060000906A
KR20060000906A KR1020040049895A KR20040049895A KR20060000906A KR 20060000906 A KR20060000906 A KR 20060000906A KR 1020040049895 A KR1020040049895 A KR 1020040049895A KR 20040049895 A KR20040049895 A KR 20040049895A KR 20060000906 A KR20060000906 A KR 20060000906A
Authority
KR
South Korea
Prior art keywords
thin film
dielectric thin
film
capacitor
semiconductor device
Prior art date
Application number
KR1020040049895A
Other languages
Korean (ko)
Inventor
이기정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040049895A priority Critical patent/KR20060000906A/en
Publication of KR20060000906A publication Critical patent/KR20060000906A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 고집적 메모리 장치에서 등가산화막 두께를 10Å이하로 낮출 수 있는 3중막 구조의 유전체박막을 가지는 캐패시터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 란탄늄산화막을 제1 유전체 박막으로 형성하는단계; 상기 제1 유전체 박막상에 알루미늄산화막을 제2 유전체 박막으로 형성하는 단계; 상기 제2 유전체 박막상에 란탄늄산화막을 제3 유전체 박막으로 형성하는 단계; 및 상기 제3 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
The present invention provides a capacitor having a dielectric thin film having a triple layer structure capable of reducing the equivalent oxide film thickness to 10 占 하 or less in a high density memory device, and a method for manufacturing the same. Forming a; Forming a lanthanum oxide film as a first dielectric thin film on the lower electrode; Forming an aluminum oxide film as a second dielectric thin film on the first dielectric thin film; Forming a lanthanum oxide film as a third dielectric thin film on the second dielectric thin film; And forming an upper electrode on the third dielectric thin film.

반도체, 메모리, 캐패시터, 유전체 박막, 3중막.Semiconductor, memory, capacitor, dielectric thin film, triple layer.

Description

반도체 장치의 캐패시터 및 그 제조방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME} CAPACITY OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF {CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}             

도1은 종래기술에 의한 반도체 장치의 캐패시터을 나타내는 도면.1 is a view showing a capacitor of a semiconductor device according to the prior art.

도2는 도1에 도시된 유전체 박막을 다층으로 형성했을 때를 나타내는 공정단면도.FIG. 2 is a process cross-sectional view showing a case where the dielectric thin film shown in FIG. 1 is formed in multiple layers; FIG.

도3a 내지 도3c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.3A to 3C illustrate a method of manufacturing a capacitor of a semiconductor device in accordance with a preferred embodiment of the present invention.

도4는 도3b에 도시된 유전체 박막을 증착하기 위한 공정을 도시한 도면.FIG. 4 illustrates a process for depositing the dielectric thin film shown in FIG. 3B.

도5a와 도5b는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
5A and 5B show a method of manufacturing a capacitor of a semiconductor device according to the second preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing

35 : 하부전극35: lower electrode

36a, 36c : 란탄늄산화막36a, 36c: lanthanum oxide film

36b : 알루미늄산화막36b: aluminum oxide film

37 : 상부전극37: upper electrode

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.

반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor memory devices, in particular DRAM (Dynamic Random Access Memory), increases, the area of memory cells, which are basic units for information storage, has been rapidly reduced.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.

C= ε·As/dC = εAs / d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제 한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.Among these, the first method of increasing the surface area of the electrode has been considered. Capacitors of three-dimensional structures, such as concave structures, cylinder structures, multi-layer fin structures, etc., are all proposed to increase the effective surface area of the electrode in a limited layout area. However, this method has a limitation in increasing the effective surface area of the electrode as the semiconductor device is very high integration.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.In addition, the method of reducing the thickness of the dielectric thin film to minimize the distance between the electrodes (d) also faces the limitation because of the problem that the leakage current increases as the thickness of the dielectric thin film is reduced.

따라서, 근래에 들어서는 주로 유전체 박막의 유전율 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. Therefore, in recent years, research and development have been mainly focused on securing the capacitance of the capacitor by increasing the dielectric constant of the dielectric thin film.

전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 HfO2, Ta2O5, (Ba,Sr)TiO3(BST) 등의 고유전체 물질이나, (Pb,Zr)TiO3 (PZT), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-x LaxTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.Traditionally, so-called NO-nitride (NO) capacitors have become mainstream using silicon oxide films or silicon nitride films as dielectric thin film materials, but recently HfO 2 , Ta 2 O 5 , (Ba, Sr) TiO 3 (BST) High dielectric materials such as (Pb, Zr) TiO 3 (PZT), (Pb, La) (Zr, Ti) O 3 (hereinafter referred to as PLZT), SrBi2Ta2O 9 (hereinafter referred to as SBT), Bi 4-x Ferroelectric materials such as La x Ti 3 O 12 (hereinafter referred to as BLT) are applied as the dielectric thin film material.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.In the manufacture of high dielectric capacitors or ferroelectric capacitors using such high dielectric materials or ferroelectric materials as dielectric thin film materials, proper control of dielectric surrounding materials and processes must be accompanied to realize dielectric properties specific to the high dielectric materials or ferroelectric materials. do.

일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 백금(Pt), 이리듐(Ir), 루 테늄(Ru), 루테늄듐산화막(RuO2), 이리듐산화막(IrO2)등을 사용하고 있다.In general, a noble metal or a compound thereof, such as platinum (Pt), iridium (Ir), ruthenium (Ru), and rutheniumdium oxide (RuO 2 ), may be used as the upper and lower electrode materials of a high dielectric capacitor or a ferroelectric capacitor. ), An iridium oxide film (IrO 2 ), or the like is used.

도1과 종래기술에 의한 반도체 장치의 캐패시터를 나타내는 도면이다.Fig. 1 is a diagram showing a capacitor of a semiconductor device according to the prior art.

도1을 참조하여 살펴보면, 종래기술에 의한 반도체 장치의 캐패시터 제조방법은 먼저 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)이 노출되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 이어서 그 상부에 하부전극(14)를 형성하고, 하부전극(14) 상에 유전체 박막(16)을 형성하고, 유전체 박막(16)상에 상부전극(17)을 형성한다. 유전체 박막은 전통적으로 실리콘산화막 또는 실리콘질화막을 사용하여 형성하게 된다.Referring to FIG. 1, in the method of manufacturing a capacitor of a semiconductor device according to the related art, first, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which an active region 11 is formed, and then penetrates the interlayer insulating film 12. As a result, a contact hole through which the active region 11 of the semiconductor substrate 10 is exposed is formed. Subsequently, the contact hole is filled with a conductive material to form the contact plug 13. Subsequently, a lower electrode 14 is formed thereon, a dielectric thin film 16 is formed on the lower electrode 14, and an upper electrode 17 is formed on the dielectric thin film 16. The dielectric thin film is traditionally formed using a silicon oxide film or a silicon nitride film.

통상적으로 메모리 장치의 동작에 필요한 충전용량은 셀면적의 감소에도 불구하고, 소프트 에러의 발생과 리프레쉬 시간의 단축을 방지하기 위해서 25fF/cell 이상이 지속적으로 요구되고 있다.In general, the charging capacity required for the operation of the memory device, despite the reduction in the cell area, 25 fF / cell or more is continuously required to prevent the occurrence of soft errors and shortening the refresh time.

상기의 유전용량을 확보하기 위해 하부전극을 3차원 실린더 구조로 형성하고, 하부전극의 높이를 계속 증가시키는 한편, 하부전극의 표면을 표면적이 큰 반구형 실리콘 그레인(15)을 형성함으로서 25fF/cell 이상의 충전용량을 확보해왔다.In order to secure the above dielectric capacity, the lower electrode is formed in a three-dimensional cylinder structure, the height of the lower electrode is continuously increased, and the surface of the lower electrode is formed with a hemispherical silicon grain 15 having a large surface area of 25 fF / cell or more. The charging capacity has been secured.

그러나, 실리콘질화막(Si3N4(ε=7))이나 실리콘산화막(SiO2(ε=3.8))과 같은 저유전율을 가지는 유전막을 사용해서는 등가산화막 두께(Tox)를 40Å 이하로 낮출 수 없다. 따라서 전하저장전극의 높이를 계속 증가시켜서 25fF/cell 이상의 충전용 량을 확보하는 방법은 0.15μm 이하의 디자인 룰이 적용되는 256M 비트급 이상의 메모리 제품군에서는 사용한계를 보이기 시작했다.However, using a dielectric film having a low dielectric constant such as silicon nitride film (Si 3 N 4 (ε = 7)) or silicon oxide film (SiO 2 (ε = 3.8), the equivalent oxide film thickness (Tox) cannot be lowered to 40 kΩ or less. . Therefore, the method of securing the charge capacity more than 25fF / cell by continuously increasing the height of the charge storage electrode has begun to show the usage limit in the 256Mbit or more memory family to which the design rule of 0.15μm or less is applied.

그래서 그 대안으로서 도1의 우측에 표시된 것처럼 유전상수가 실리콘질화막이나 실리콘산화막보다 큰 Ta2O5, Al2O3, HfO2 유전막을 채용한 캐패시터의 개발이 이루어졌다.Thus, as an alternative, as shown in the right side of FIG. 1, a capacitor employing a Ta 2 O 5 , Al 2 O 3 , HfO 2 dielectric film having a dielectric constant larger than that of a silicon nitride film or a silicon oxide film has been developed.

그런데, Ta2O5막을 이용한 캐패시터는 캐패시터 제조특성상 하부전극의 산화(Ta2O5막 증착 및 후속 열산화 처리과정에서 발생하는 필연적 현상)가 심하게 발생하여 저유전 산화막인 실리콘산화막이 비교적 두껍게 형성되기 때문에 사실상 등가산화막 두께(Equivalent SiO2 Thickness)를 30Å 이하로 낮출 수 없어 100nm 이하의 디자인룰이 적용되는 256M비트 급 이상의 메모리 제품군에서는 지속적으로 사용하기가 어려운 한계성과 함께 상부전극 형성수 고온 열공정에 의한 유전막의 열화로 누설전류가 발생하는 문제점가지 갖고 있어 신뢰성이 취약한 단점이 있다.However, in the capacitor using Ta 2 O 5 film, oxidation of the lower electrode (consequent phenomenon occurring during Ta 2 O 5 film deposition and subsequent thermal oxidation process) occurs severely due to the capacitor manufacturing characteristics, thereby forming a relatively thick silicon oxide film, which is a low dielectric oxide film. As a result, the equivalent SiO 2 thickness cannot be lowered to 30Å or less, and the upper electrode formation number high temperature thermal process with the limit that is difficult to continuously use in the memory family of 256Mbit or more, where design rules of 100nm or less are applied. There is a problem in that leakage current is generated due to the deterioration of the dielectric film due to the disadvantage that the reliability is weak.

한편, 최근에 열안정시 우수한 Al2O3 유전막이 개발되어 100nm 디자인 룰이 적용되는 메모리 제품군까지는 실리콘 질화막등의 저유전막을 대체할 것으로 보이나, Al2O3 유전막의 유전상수가 역시 크지 않아서 캐패시터의 전기적 두께인 등가산화막 두께를 30Å 이하로 더 낮춰서 충전용량을 확보하는데에는 한계를 갖고 있다. 때문에 사실상 서브-100nm 급 메모리 제품군에서는 Al2O3 유전막을 계속 채용하기가 어렵다. On the other hand, the recent development of the excellent Al 2 O 3 dielectric film for thermal stability and memory products that apply 100nm design rule will replace low dielectric films such as silicon nitride film, but the dielectric constant of the Al 2 O 3 dielectric film is also not large capacitor The thickness of the equivalent oxide film, which is an electrical thickness of 30 Å or less, has a limit in securing a charging capacity. As a result, it is difficult to continue to adopt Al 2 O 3 dielectrics in the sub-100nm class.

따라서 이러한 유전성의 한계를 극복하기 위해 최근에 HfO2 유전막을 채용한 캐패시터가 개발되고 있다. 그러나 HfO2 유전막을 채용시에는 누설전류가 발생하는 문제점이 발생하기 때문에, 이를 해결하기 위해 도2에서와 같이 HfO2(16a)/Al2O3(16b)/HfO2(16c) 삼중막 구조로 캐패시터의 유전막을 형성하고 있다. 여기서 14는 하부전극, 17은 상부전극이다.Therefore, in order to overcome these limitations, capacitors employing HfO 2 dielectric films have recently been developed. However, when employing the HfO 2 dielectric film, a problem occurs in that a leakage current is generated. Therefore, in order to solve this problem, the HfO 2 (16a) / Al 2 O 3 (16b) / HfO 2 (16c) triple layer structure is solved. The dielectric film of the capacitor is formed. Where 14 is a lower electrode and 17 is an upper electrode.

전술한 유전체 박막이 3중막 구조를 가지는 캐패시터는 512M 비트급의 메모리 제품군에 적용되고 있는데, 이것 역시 등가산화막 두께 한계가 12Å정도이기 때문에 70nm 디자인 룰이 적용되는 1기가급 이상의 메모리 제품군에서는 적용이 곤란하다.The above-described dielectric thin film capacitor having a triple layer structure is applied to a memory family of 512M bit class, which is also difficult to be applied to a memory family of 1 gigabyte or more to which the 70nm design rule is applied because the equivalent oxide thickness limit is about 12Å. .

왜냐하면 1기가급이상의 메모리 제품군에서 제한된 면적에서 30fF/cell 이상의 충분한 충전용량을 확보하기 위해서는 12Å이하로 등가 산화막 두께를 낮추어야 하는데, 이런 경우 누설전류가 1fA/cell 이상으로 증가하는 문제점이 생기기 때문이다.This is because in order to secure sufficient charging capacity of 30fF / cell or more in a limited area in the memory family of more than 1 gigabyte, the equivalent oxide thickness must be lowered to 12 kW or less, in which case the leakage current increases to 1fA / cell or more.

따라서 1기가급 이상의 메모리 제품군에도 안정적으로 적용할 수 있는 캐패시터의 유전체 박막을 개발하는 것이 필요하다.
Therefore, it is necessary to develop a dielectric thin film of a capacitor that can be stably applied to more than one gigabyte memory family.

본 발명은 전술한 문제점을 해결하기 위한 것으로 고집적 메모리 장치에서 등가산화막 두께를 10Å이하로 낮출 수 있는 3중막 구조의 유전체박막을 가지는 캐 패시터 및 그 제조방법을 제공함을 목적으로 한다.
Disclosure of Invention An object of the present invention is to provide a capacitor having a triple-layer dielectric thin film capable of reducing the equivalent oxide film thickness to 10 占 하 or less in a highly integrated memory device, and a method of manufacturing the same.

본 발명은 상기의 과제를 달성하기 위해 소정공정이 완료된 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 란탄늄산화막을 제1 유전체 박막으로 형성하는단계; 상기 제1 유전체 박막상에 알루미늄산화막을 제2 유전체 박막으로 형성하는 단계; 상기 제2 유전체 박막상에 란탄늄산화막을 제3 유전체 박막으로 형성하는 단계; 및 상기 제3 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.The present invention comprises the steps of forming a lower electrode on a substrate is completed a predetermined process to achieve the above object; Forming a lanthanum oxide film as a first dielectric thin film on the lower electrode; Forming an aluminum oxide film as a second dielectric thin film on the first dielectric thin film; Forming a lanthanum oxide film as a third dielectric thin film on the second dielectric thin film; And forming an upper electrode on the third dielectric thin film.

또한, 본 발명은 기판상에 하부전극; 상기 하부전극상에 란탄늄산화막; 상기 란탄늄산화막상에 알루미늄산화막; 상기 알루미늄산화막상에 란탄늄산화막; 상기 란탄늄산화막상에 상부전극을 구비하는 반도체 장치의 캐패시터를 제공한다.
In addition, the present invention is a lower electrode on the substrate; A lanthanum oxide film on the lower electrode; An aluminum oxide film on the lanthanum oxide film; A lanthanum oxide film on the aluminum oxide film; A capacitor of a semiconductor device including an upper electrode on the lanthanum oxide film is provided.

본 발명에서는 삼중 유전막인 HfO2/Al2O3/HfO2을 캐패시터의 유전체 박막으로 사용하여 캐패시터 유전성 한계를 극복하고자 하였다. 즉, 반도체 캐패시터의 등가산화막 두께의 한계수준을 10Å이하로 낮춰서 대용량의 충전용량을 확보하면서 누설전류 수준도 양산 적용이 가능한 수준인 0.5fA/cell 이하로 유지할 수 있는 새로운 반도체 캐패시터를 제공하고자 하였다.
In the present invention, HfO 2 / Al 2 O 3 / HfO 2 , which is a triple dielectric film, is used as a dielectric thin film for a capacitor to overcome the capacitor dielectric limit. In other words, by lowering the threshold level of the equivalent oxide film thickness of the semiconductor capacitor to 10Å or less, it is intended to provide a new semiconductor capacitor that can keep the leakage current level below 0.5fA / cell, which is capable of mass production, while ensuring a large charge capacity.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3a 내지 도3c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.3A to 3C are diagrams illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with a preferred embodiment of the present invention.

본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 도3a에 도시된 바와 같이, 먼저 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)이 노출되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다. In the method of manufacturing a capacitor of a semiconductor device according to the present embodiment, as shown in FIG. 3A, an interlayer insulating film 32 is first formed on a semiconductor substrate 30 on which an active region 31 is formed, and then an interlayer insulating film 32 is formed. A contact hole through which the active region 31 of the semiconductor substrate 30 is exposed is formed. Subsequently, the contact hole is filled with a conductive material to form the contact plug 33.

층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The interlayer insulating film 32 includes an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. , Using TEOS (Tetra Ethyl Ortho Silicate) film or HDP (high densigy plasma) oxide film or thermal oxide film (Thermal Oxide) is used to oxidize silicon substrate at high temperature between 600 ~ 1,100 ℃ in furnace .

이어서 캐패시터 형성용 절연막(34)을 형성하고, 콘택플러그(33)가 노출되도로 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다.Subsequently, the capacitor forming insulating film 34 is formed, and the contact plug 33 is selectively removed to expose the capacitor forming hole.

캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The capacitor forming insulating film 34 includes an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. Film, TEOS (Tetra Ethyl Ortho Silicate) film or HDP (oxidation film using high densigy plasma), or thermal oxide film (Thermal Oxide) is formed by oxidizing silicon substrate at high temperature between 600 ~ 1,100 ℃ in furnace. Use

캐패시터 형성용 홀의 내부에 하부전극(34)을 형성한다. 하부전극(34)은 도전성 폴리실리콘막, 탄탈륨질화막(TaN), 티타늄질화막(TiN), 텅스텐막(W), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3)등을 사용하거나, 이들의 조합을 이용하며, 200 ~ 500Å범위로 형성한다.The lower electrode 34 is formed in the capacitor forming hole. The lower electrode 34 includes a conductive polysilicon film, a tantalum nitride film (TaN), a titanium nitride film (TiN), a tungsten film (W), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO 2 ), and a ruthenium film (Ru), a ruthenium oxide film (RuO 2 ), a tungsten nitride film (WN), a ruthenium oxide strontium oxide film (SrRuO 3 ), or a combination thereof.

이어서 도3b에 도시된 바와 같이, 하부전극(35)상에 유전체 박막(36)을 3중으로 형성한다. 여기서 도3b는 도3a에서 유전체 박막 부분만을 나타낸 것이다.Subsequently, as shown in FIG. 3B, the dielectric thin film 36 is formed in triple on the lower electrode 35. 3b shows only the dielectric thin film portion in FIG. 3a.

3중으로 유전체 박막(36)을 형성하는 것을 자세히 살펴보면, 먼저 원자층증착법(Atomic Layer Deposition) 또는 펄스드 화학기상증착법(Pulsed CVD) 방식을 포함한 저압 화학기상증착법(LP-CVD)을 이용하여 La2O3 유전막(36a)을 형성한다. 이 때 La2O3 유전막(36a)은 10 ~ 50Å 두께로 먼저 증착하는데, La(CH3) 3 + O3(또는 O2)를 이용하여 형성한다. Looking at the formation of the dielectric thin film 36 in three, in detail, La 2 by using a low pressure chemical vapor deposition (LP-CVD), including atomic layer deposition (Pulsed CVD) method An O 3 dielectric film 36a is formed. At this time, the La 2 O 3 dielectric film 36a is first deposited to a thickness of 10 to 50 kHz, and formed using La (CH 3 ) 3 + O 3 (or O 2 ).

이어서 Al2O3 박막(36b)을 La2O3 유전막(36a) 상부에 5 ~ 10Å 범위로 적층한다. 이 때 원자층증착법(Atomic Layer Deposition) 또는 펄스드 화학기상증착법(Pulsed CVD) 방식을 포함한 저압 화학기상증착법(LP-CVD)을 이용하여 Al(CH3)3 + O3(또는 O2)를 이용하여 형성한다.Subsequently, an Al 2 O 3 thin film 36b is laminated on the La 2 O 3 dielectric layer 36a in a range of 5 to 10 Å. At this time, Al (CH 3 ) 3 + O 3 (or O 2 ) may be formed using low pressure chemical vapor deposition (LP-CVD) including atomic layer deposition or pulsed CVD. To form.

이어서 다시 La2O3 유전막(36c)을 10 ~ 50Å 두께로 증착하여 삼중유전막을 형성한다. 이 때에도 원자층증착법(Atomic Layer Deposition) 또는 펄스드 화학기상증착법(Pulsed CVD) 방식으로 La(CH3)3 + O3(또는 O2)를 이용하여 형성한다.Subsequently, the La 2 O 3 dielectric film 36c is deposited to a thickness of 10 to 50 kHz to form a triple dielectric film. In this case, La (CH 3 ) 3 + O 3 (or O 2 ) may be formed by atomic layer deposition or pulsed chemical vapor deposition (Pulsed CVD).

여기서 전술한 3중의 유전체 박막을 플라즈마 인핸스드 원자층증착법(Plasma Enhanced ALD) 방식으로 증착할 수 도 있는데, 이 경우에는 100 ~ 1000W 범위 내에서 플라즈마 파워를 제어하면서 규질하게 증착할 수 있다.In this case, the above-described triple dielectric thin film may be deposited by a plasma enhanced atomic layer deposition (Plasma Enhanced ALD) method. In this case, the dielectric thin film may be deposited while controlling plasma power within a range of 100 to 1000W.

본 실시예에 따른 캐패시터 제조방법은 70nm 디자인 룰이 적용되는 1기가급 이상의 메모리 제품군에서도 30fF/cell 이상의 충분한 충전용량을 확보하기 위해서는 누설전류 발생수준을 0.5fA/cell 수준이하로 유지하면서 전기적 두께인 등가산화막 두께를 10Å 이하로 낮추어서 하기 때문에 기술적으로 고 유전율의 La2O3(ε=30) 유전막과 누설전류 발생을 억제할 목적으로 에너지 밴드갭이 La 2O3(Eg = 4.3eV)보다 상대적으로 큰 Al2O3(Eg =8.7eV)를 초박막 두께( ~ 5Å)로 함께 사용한 삼중 유전막을 캐패시터의 유전체 박막으로 채용한 것이 큰 특징이다.In the capacitor manufacturing method according to the present embodiment, in order to secure sufficient charging capacity of 30 fF / cell or more, even in a memory family of 1 gigabyte or more memory class to which 70 nm design rule is applied, the leakage current generation level is maintained at 0.5 fA / cell or less. Since the equivalent oxide film thickness is lowered to 10Å or less, the energy band gap is relatively higher than that of La 2 O 3 (Eg = 4.3 eV) for the purpose of suppressing the generation of high dielectric constant La 2 O 3 (ε = 30) dielectric film and leakage current. The main feature is that a triple dielectric film using a large Al 2 O 3 (Eg = 8.7eV) together with an ultra-thin film thickness (˜5 μs) is used as the dielectric thin film of the capacitor.

즉, HfO2 보다 비교적 큰 유전 상수값을 갖고 있으면서 동시에 실리콘 대비 높은 컨덕턴스 밴드 옵셋(Conduction Band Offset, CBO) 값을 갖고 있는 La2O3(ε =30, CBO = 2.3eV) 박막을 1차 유전막으로 증착한 다음에 누설전류와 항복전압 특 성이 우수한 Al2O3 박막을 2차 유전막으로 증착하고, 다시 La2O3 박막을 증착한 삼중 박막을 캐패시터 유전막으로 채용함으로서 종래의 단일 HfO2 유전막 또는 삼중의 HfO2/Al2O3/HfO2 유전막의 한계와 누설전류 발생 문제를 해결하였다. In other words, a thin film of La2O3 (ε = 30, CBO = 2.3 eV) having a relatively higher dielectric constant than HfO 2 and having a higher conduction band offset (CBO) value than silicon is deposited as a primary dielectric film. Next, an Al2O3 thin film having excellent leakage current and breakdown voltage characteristics is deposited as a secondary dielectric film, and a triple thin film in which La 2 O 3 thin film is deposited is used as a capacitor dielectric film, so that a conventional single HfO 2 dielectric film or triple HfO 2 / Limitations of Al 2 O 3 / HfO 2 dielectric films and leakage current generation problems have been solved.

결과적으로 La2O3/Al2O3/La2O3와 같은 삼중 유전막을 반도체 장치의 캐패시터 유전체 박막으로 적용하면, 등가산화막 두께를 10Å 이하로 제어하더라도 양산 적용시 신뢰성에 문제가 없는 누설전류 특성과 항복전압 특성을 얻을 수 있다. 특히 종래의 종래의 단일 HfO2 유전막 또는 삼중의 HfO2/Al2O3/HfO 2 유전막을 사용할 때 보다 La2O3 박막을 채용함에 따라 내열성이 향상되어 캐패시터 형성후 고온 열처리 과정에서 발생할 수 있는 전기적 특성열화에 따른 제품불량을 억제할 수 있어 생산성 향상 효과를 기대할 수 있다.As a result, when a triple dielectric film such as La 2 O 3 / Al 2 O 3 / La 2 O 3 is applied as a capacitor dielectric thin film of a semiconductor device, even if the equivalent oxide thickness is controlled to 10 Å or less, leakage current is not a problem in mass production. Characteristics and breakdown voltage characteristics can be obtained. In particular, when the La2O3 thin film is adopted than when using the conventional single HfO 2 dielectric layer or the triple HfO 2 / Al 2 O 3 / HfO 2 dielectric layer, the heat resistance is improved, and thus the electrical characteristics that may occur during the high temperature heat treatment process after the formation of the capacitor are deteriorated. Product defects can be suppressed to increase the productivity can be expected.

이어서 도3c에 도시된 바와 같이, 유전체 박막(36)상에 상부전극(37)을 형성한다. 상부전극(37)은 도전성 폴리실리콘막, 티타늄질화막(TiN),탄탈륨질화막(TaN), 텅스텐막(W), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3)등을 사용하거나, 이들의 조합을 이용한다.Next, as shown in FIG. 3C, the upper electrode 37 is formed on the dielectric thin film 36. The upper electrode 37 includes a conductive polysilicon film, a titanium nitride film (TiN), a tantalum nitride film (TaN), a tungsten film (W), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO 2 ), and a ruthenium film (Ru), ruthenium oxide film (RuO 2 ), tungsten nitride film (WN), ruthenium oxide strontium oxide film (SrRuO 3 ), or a combination thereof.

도4는 도3b에 도시된 유전체 박막을 증착하기 위한 공정을 도시한 도면이다.FIG. 4 illustrates a process for depositing the dielectric thin film shown in FIG. 3B.

도4를 참조하여 살펴보면, 3중막의 유전체 박막을 각각 증착하는 공정은 먼저 소스가스(예를 들어 Al2O3인 경우에는 Al(CH3)3, La 2O3 경우에는 La(CH3)3)를 기판(실제로는 하부전극의 표면이 됨)에 흡착시킨다. 이어서 퍼지 가스(purge gas)로 N2 또는 Ar를 기판상에 플로우시켜 미반응된 소스가스를 제거한다.If even look with reference to Figure 4, when a step of respectively depositing a dielectric thin film of a three-intima is the first source gas (for example Al 2 O 3, the Al (CH 3) 3, La 2 O 3, the La (CH 3) 3 ) is adsorbed onto the substrate (actually the surface of the lower electrode). Subsequently, N 2 or Ar is flowed on the substrate with a purge gas to remove unreacted source gas.

이어서 반응가스(Reactant gas)로 O3 또는 O2 또는 H2O 가스를 기판상에 플로우시켜 소스가스와 반응하게 한다. 이어서 퍼지 가스(purge gas)로 N2 또는 Ar를 기판상에 플로우시켜 미반응된 반응가스를 제거한다. 이 때의 공정온도는 200 ~ 500℃ 범위로, 압력은 0.1 ~ 100torr 범위로 한다.Subsequently, O 3 or O 2 or H 2 O gas is flowed onto the substrate as a reactant gas to react with the source gas. Subsequently, N 2 or Ar is flowed on the substrate with a purge gas to remove unreacted reaction gas. At this time, the process temperature is in the range of 200 to 500 ° C., and the pressure is in the range of 0.1 to 100 torr.

여기서 1차 및 3차 유전막인 La2O3 유전막을 증착시에는 La성분의 소스가스로 La(CH3)3 또는 La(iPr-AMD)3을 사용하거나, 그 밖에 La(C2 H5)3 및 기타 La을 함유한 기타 유기 금속화합물을 전구체로 사용하고, 반응가스(반응가스의 플로우 비율은 0.1 ~ 1slm)는 O3(200 ± 50g/m3, 100 ~ 1000cc)를 사용하거나, 또는 O2 (100 ~ 1000cc)를 사용하거나 H2O 수증기(100 ~ 1000cc)를 사용한다.Here, when depositing La 2 O 3 dielectric films, which are primary and tertiary dielectric films, La (CH 3 ) 3 or La (iPr-AMD) 3 is used as a source gas of La component, or La (C 2 H 5 ) 3 or other La containing other organometallic compound as a precursor, the reaction gas (flow rate of the reaction gas is 0.1 ~ 1slm) using O 3 (200 ± 50g / m 3 , 100 ~ 1000cc), or Use O 2 (100 to 1000 cc) or H 2 O steam (100 to 1000 cc).

또한, 2차유전막인 Al2O3 박막을 증착시에는 Al 성분의 소스가스는 Al(CH)3 을 사용하거나, Al(C2H5)3 및 기타 Al을 함유한 유기금속 화합물을 전구체로 사용하고, 반응가스(반응가스의 플로우 비율은 0.1 ~ 1slm)는 O3(200 ± 20g/m3, 100 ~ 1000cc)를 사용하거나, 또는 O2(100 ~ 1000cc)를 사용하거나 H2O 수증기(100 ~ 1000cc)를 사용한다. In addition, when depositing a thin film of Al 2 O 3 , which is a secondary dielectric layer, Al (CH) 3 is used as the Al source gas, or an organometallic compound containing Al (C 2 H 5 ) 3 and other Al is used as a precursor. Reaction gas (flow rate of reaction gas is 0.1 to 1 slm) using O 3 (200 ± 20 g / m 3 , 100 to 1000 cc), or using O 2 (100 to 1000 cc) or H 2 O steam (100 ~ 1000cc) is used.

도5a 및 도5b는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.5A and 5B illustrate a method of manufacturing a capacitor of a semiconductor device according to the second embodiment of the present invention.

제1 실시예에는 컨케이브형 캐패시터에 본 발명을 적용한 것이고, 도5a와 도5b에 도시된 제2 실시예는 실린더형에 본 발명을 적요한 것이다. 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법도 La2O3/Al2O3/La 2O3와 같은 삼중 유전막을 반도체 장치의 캐패시터 유전체 박막으로 적용한 것이다.In the first embodiment, the present invention is applied to a convex capacitor, and the second embodiment shown in Figs. 5A and 5B applies the present invention to a cylindrical type. The capacitor manufacturing method of the semiconductor device according to the second embodiment also applies a triple dielectric film such as La 2 O 3 / Al 2 O 3 / La 2 O 3 as a capacitor dielectric thin film of the semiconductor device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에서와 같이 고유전율의 La2O3 유전막을 1차 및 3차 유전막으로 사용하고, 누설전류 발생을 억제할 목적으로 에너지 밴드 갭이 큰 Al2O3를 2차 유전막으로 사용하는 캐패시터를 제조하게 되면, 종전의 Al2O3, Ta2O5 , HfO2 캐패시터와는 달리 등가산화막 두께를 10Å 이하로 낮출 수가 있다.When a capacitor using a high dielectric constant La2O3 dielectric film as the primary and tertiary dielectric films and Al 2 O 3 having a large energy band gap as a secondary dielectric film is manufactured for the purpose of suppressing leakage current generation as in the present invention. Unlike conventional Al 2 O 3 , Ta 2 O 5 , and HfO 2 capacitors, the equivalent oxide film thickness can be reduced to 10 kPa or less.

따라서 100nm 수준 이하의 금속배선공정이 채용되는 반도체 메모리 제품군의 캐패시터 소자에 본 발명에서와 같이 La2O3/Al2O3/La 2O3와 같은 삼중구조의 유전체 박막을 적용하면 30fF/cell 이상의 충전용량값을 충분히 얻을 수 있다. Therefore, when a dielectric thin film having a triple structure such as La 2 O 3 / Al 2 O 3 / La 2 O 3 is applied to the capacitor device of the semiconductor memory family that employs a metallization process of less than 100 nm level as in the present invention, 30fF / cell The above charging capacity value can be obtained sufficiently.

특히 내열성이 우수한 La2O3와 누설전류 억제 특성이 우수한 Al2O 3 박막을 캐패시터의 유전체 박막으로 사용하기 때문에 캐패시터의 형성후 고온 열처리 과정에서도 열안정성을 향상시킬 수 있으며, 캐패시터의 누설전류와 항복전압 특성을 각각 양산 적용이 가능한 0.5fF/cell 이하 수준과 2.0V(@ 1pA/cell)이상 수준으로 각각 제어할 수 있기 때문에 종전의 단일 HfO2 유전막 또는 삼중의 HfO2/Al2O 3/HfO2 유전막채용시보다 고집적 메모리 제품군의 캐패시터 소자의 내구성과 전기적 성능을 동시에 향상시킬 수 있다.
In particular, since La 2 O 3 with excellent heat resistance and Al 2 O 3 thin film with excellent leakage current suppression characteristics are used as the dielectric thin film of the capacitor, the thermal stability can be improved even during the high temperature heat treatment process after the formation of the capacitor. The breakdown voltage characteristics can be controlled to below 0.5fF / cell and 2.0V (@ 1pA / cell), respectively, which can be applied in mass production, so that a single HfO2 dielectric film or triple HfO 2 / Al 2 O 3 / HfO can be controlled. 2 It is possible to improve the durability and electrical performance of the capacitor elements of the integrated memory family more than the dielectric film adoption.

Claims (10)

소정공정이 완료된 기판상에 하부전극을 형성하는 단계;Forming a lower electrode on the substrate on which the predetermined process is completed; 상기 하부전극상에 란탄늄산화막을 제1 유전체 박막으로 형성하는단계;Forming a lanthanum oxide film as a first dielectric thin film on the lower electrode; 상기 제1 유전체 박막상에 알루미늄산화막을 제2 유전체 박막으로 형성하는 단계;Forming an aluminum oxide film as a second dielectric thin film on the first dielectric thin film; 상기 제2 유전체 박막상에 란탄늄산화막을 제3 유전체 박막으로 형성하는 단계; 및Forming a lanthanum oxide film as a third dielectric thin film on the second dielectric thin film; And 상기 제3 유전체 박막상에 상부전극을 형성하는 단계Forming an upper electrode on the third dielectric thin film 를 포함하는 반도체 장치의 캐패시터 제조방법.Capacitor manufacturing method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제3 유전체 박막의 두께는 10 ~ 50Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The thickness of the first and third dielectric thin film is a capacitor manufacturing method of the semiconductor device, characterized in that formed in the range of 10 ~ 50Å. 제 2 항에 있어서,The method of claim 2, 상기 제2 유전체 박막의 두께는 5 ~ 10Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The thickness of the second dielectric thin film is a capacitor manufacturing method of the semiconductor device, characterized in that formed in the range of 5 ~ 10Å. 제 1 항에 있어서,The method of claim 1, 상기 제1 내지 제3 유전체 박막은The first to third dielectric thin film 원자층증착법 또는 펄스드 화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.A method of manufacturing a capacitor for a semiconductor device, characterized in that it is formed by atomic layer deposition or pulsed chemical vapor deposition. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 내지 제3 유전체 박막은 200 ~ 500℃범위의 온도, 0.1 ~ 100torr 범위의 압력에서 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The first to third dielectric thin film is a capacitor manufacturing method of a semiconductor device, characterized in that formed at a temperature in the range of 200 ~ 500 ℃, pressure of 0.1 ~ 100torr range. 제 1 항에 있어서,The method of claim 1, 상기 제1 내지 제3 유전체 박막은The first to third dielectric thin film 플라즈마 인핸스드 원자층증착법 방식을 이용하여, 100 ~ 1000W 범위내에서 플라즈마 파워를 제어하면서 균질하게 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.A method for manufacturing a capacitor of a semiconductor device, characterized by depositing homogeneously while controlling plasma power within a range of 100 to 1000 W by using a plasma enhanced atomic layer deposition method. 제 5 항에 있어서,The method of claim 5, 상기 제1 내지 제3 유전체 박막을 형성하는 단계는Forming the first to third dielectric thin film 소스가스를 기판에 흡착시키는 제1 단계;Adsorbing a source gas to the substrate; 퍼지 가스로 N2 또는 Ar를 기판상에 플로우시켜 미반응된 소스가스를 제거하는 제2 단계;A second step of flowing N 2 or Ar onto the substrate with a purge gas to remove unreacted source gas; 반응가스로 O3 또는 O2 또는 H2O 가스를 기판상에 플로우시켜 소스가스와 반응시키는 제3 단계; 및A third step of flowing O 3 or O 2 or H 2 O gas as a reaction gas onto the substrate to react with the source gas; And 퍼지 가스로 N2 또는 Ar를 기판상에 플로우시켜 미반응된 반응가스를 제거하는 제4 단계를 포함하며, 상기 제1 내지 제4 단계를 한사이클로 하여 원하는 두께의 유전체 박막을 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.Fourth step of removing the unreacted reaction gas by flowing N 2 or Ar on the substrate with a purge gas, characterized in that to form a dielectric thin film having a desired thickness by using the first to fourth steps in one cycle A method for manufacturing a capacitor of a semiconductor device. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제3 유전막을 증착하는 경우에는In the case of depositing the first and third dielectric film La성분의 소스가스로 La(CH3)3 또는 La(iPr-AMD)3을 사용하거나, 그 밖에 La(C2H5)3 및 기타 La을 함유한 기타 유기 금속화합물을 전구체로 사용하고, 반응가스(반응가스의 플로우 비율은 0.1 ~ 1slm)는 O3(200 ± 50g/m3, 100 ~ 1000cc)를 사용하거나, 또는 O2(100 ~ 1000cc)를 사용하거나 H2O 수증기(100 ~ 1000cc)를 사용 하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.La (CH 3 ) 3 or La (iPr-AMD) 3 is used as the La source gas, or other organic metal compounds containing La (C 2 H 5 ) 3 and other La are used as precursors, Reaction gas (flow rate of reaction gas from 0.1 to 1 slm) uses O 3 (200 ± 50 g / m 3 , 100 to 1000 cc), or O 2 (100 to 1000 cc) or H 2 O steam (100 to A capacitor manufacturing method of a semiconductor device, characterized in that 1000cc) is used. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2 유전체 박막을 증착하는 경우에는In the case of depositing the second dielectric thin film Al 성분의 소스가스는 Al(CH)3을 사용하거나, Al(C2H5)3 및 기타 Al을 함유한 유기금속 화합물을 전구체로 사용하고, 반응가스(반응가스의 플로우 비율은 0.1 ~ 1slm)는 O3(200 ± 20g/m3, 100 ~ 1000cc)를 사용하거나, 또는 O2(100 ~ 1000cc)를 사용하거나 H2O 수증기(100 ~ 1000cc)를 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The source gas of Al component uses Al (CH) 3 or an organometallic compound containing Al (C 2 H 5 ) 3 and other Al as a precursor, and the reaction gas (flow rate of the reaction gas is 0.1 to 1 slm). ) Is O 3 (200 ± 20 g / m 3 , 100 ~ 1000cc), O 2 (100 ~ 1000cc) or H 2 O water vapor (100 ~ 1000cc) of the semiconductor device characterized in that Capacitor Manufacturing Method. 기판상에 하부전극;A lower electrode on the substrate; 상기 하부전극상에 란탄늄산화막;A lanthanum oxide film on the lower electrode; 상기 란탄늄산화막상에 알루미늄산화막;An aluminum oxide film on the lanthanum oxide film; 상기 알루미늄산화막상에 란탄늄산화막; 및A lanthanum oxide film on the aluminum oxide film; And 상기 란탄늄산화막상에 상부전극An upper electrode on the lanthanum oxide film 을 구비하는 반도체 장치의 캐패시터.The capacitor of the semiconductor device provided with.
KR1020040049895A 2004-06-30 2004-06-30 Capacitor in semiconductor device and method for fabricating the same KR20060000906A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040049895A KR20060000906A (en) 2004-06-30 2004-06-30 Capacitor in semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049895A KR20060000906A (en) 2004-06-30 2004-06-30 Capacitor in semiconductor device and method for fabricating the same

Publications (1)

Publication Number Publication Date
KR20060000906A true KR20060000906A (en) 2006-01-06

Family

ID=37104126

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049895A KR20060000906A (en) 2004-06-30 2004-06-30 Capacitor in semiconductor device and method for fabricating the same

Country Status (1)

Country Link
KR (1) KR20060000906A (en)

Similar Documents

Publication Publication Date Title
US7799631B2 (en) Multiple-layer dielectric layer and method for fabricating capacitor including the same
US7297591B2 (en) Method for manufacturing capacitor of semiconductor device
US20070051998A1 (en) Semiconductor memory device with dielectric structure and method for fabricating the same
JP5094057B2 (en) Capacitor manufacturing method for semiconductor device
JP2004134579A (en) Capacitor and its manufacturing method
KR100728959B1 (en) Method for forming capacitor of semiconductor device
KR100811271B1 (en) Method for fabricating capacitor in semiconductor device
KR100596805B1 (en) Method for forming capacitor of semiconductor device
KR100713906B1 (en) Method for forming capacitor of semiconductor device
KR100772101B1 (en) Method for forming capacitor of semiconductor device
US6967135B1 (en) Method of forming capacitor of semiconductor device
KR100533981B1 (en) Method for fabricating capacitor in semiconductor device
KR20060000906A (en) Capacitor in semiconductor device and method for fabricating the same
KR100614576B1 (en) Method for forming capacitor
US20230223428A1 (en) Semiconductor structure and manufacturing method thereof
KR101075528B1 (en) Method for fabricating capacitor in semiconductor device
KR100886626B1 (en) Method for fabricating capacitor in semiconductor device
KR20010064099A (en) A new method for forming alumina layer and fabricating method of semiconductor device using the same
KR100582404B1 (en) Method for fabricating capacitor in semiconductor device
KR100738576B1 (en) A capacitor in semiconductor apparatus and method for forming the same
KR100798735B1 (en) Capacitor and method of manufacturing the same
KR100680952B1 (en) Method for forming capacitor of semiconductor device
KR100582352B1 (en) Method for fabricating capacitor in semiconductor device
KR100411300B1 (en) Capacitor in semiconductor device and method for fabricating the same
KR20040001902A (en) Method for fabricating capacitor in semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid