KR20060000482A - Method for forming gate of semiconductor device - Google Patents
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Abstract
본 발명은 게이트의 저항을 감소시킴으로써, 소자의 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 게이트 산화막, 게이트 폴리실리콘막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막 상에 게이트 형성영역을 한정하는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각 장벽으로 이용하여 상기 하드마스크막을 식각하여 제1하드마스크막 패턴을 형성하는 단계; 상기 제1감광막 패턴에 O2 플라즈마를 이용한 식각 공정을 수행하여 상기 제1감광막 패턴보다 작은 CD를 갖는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 제1하드마스크막 패턴을 과도 식각하여 제2하드마스크막 패턴을 형성하고, 동시에, 상기 제2감광막 패턴이 식각가스와 반응하여 상기 제2감광막 패턴과 제2하드마스크막 패턴의 양측벽에 폴리머 재질의 제1스페이서가 형성되고, 상기 제2하드마스크막 패턴 하부의 폴리실리콘막이 일부 식각되어 라운딩되는 단계; 상기 제1스페이서를 포함한 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 잔류된 폴리실리콘막을 식각하여, 상부가 라운딩된 게이트를 형성하는 단계; 상기 제1스페이서, 상기 제2감광막 패턴 및 제2하드마스크막 패턴을 제거하는 단계; 상기 게이트를 마스크로 이용하여 상기 반도체 기판에 고농도 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 및 소오스/드레인 영역의 표면에 선택적으 로 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다. The present invention discloses a method for forming a gate of a semiconductor device that can improve the characteristics of the device by reducing the resistance of the gate. The disclosed method includes sequentially forming a gate oxide film, a gate polysilicon film, and a hard mask film on a semiconductor substrate; Forming a first photoresist pattern defining a gate formation region on the hard mask layer; Etching the hard mask layer using the first photoresist pattern as an etch barrier to form a first hard mask layer pattern; Performing an etching process using an O 2 plasma on the first photoresist pattern to form a second photoresist pattern having a CD smaller than the first photoresist pattern; Using the second photoresist pattern as an etch barrier, the first hard mask layer pattern is excessively etched to form a second hard mask layer pattern, and at the same time, the second photoresist layer pattern reacts with an etching gas to form the second photoresist layer pattern. Forming a first spacer made of a polymer on both sidewalls of the second hard mask layer pattern, and partially etching the polysilicon layer below the second hard mask layer pattern; Etching the remaining polysilicon layer by using the second photoresist pattern including the first spacer as an etch barrier to form a rounded gate; Removing the first spacer, the second photoresist layer pattern, and the second hard mask layer pattern; Forming a source / drain region by implanting a high concentration of ions into the semiconductor substrate using the gate as a mask; And selectively forming a silicide layer on surfaces of the gate and source / drain regions.
Description
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the related art.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.2A to 2F are cross-sectional views illustrating processes for forming a gate of a semiconductor device in accordance with an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
20 : 반도체 기판 21 : 게이트 산화막20
22 : 게이트 폴리실리콘막 22a : 게이트22 gate polysilicon
23 : 하드마스크막 23a : 제1하드마스크막 패턴23: hard mask film 23a: the first hard mask film pattern
23b : 제2하드마스크막 패턴 24 : 제1감광막 패턴23b: second hard mask film pattern 24: first photoresist film pattern
24a : 제2감광막 패턴 25 : 제1스페이서24a: second photosensitive film pattern 25: first spacer
26 : LDD 영역 27 : 제2스페이서26: LDD region 27: second spacer
28 : 소오스/드레인 영역 29 : 실리사이드층28 source / drain
A : 라운딩A: rounding
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 게이트의 저항을 감소시킴으로써, 소자의 특성을 향상시키기 위한 반도체 소자의 게이트 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device for improving the characteristics of the device by reducing the resistance of the gate.
반도체 장치가 고집적화 및 저전압화 됨에 따라, 트랜지스터(transistor)의 게이트 길이의 감소로 인한 단채널 효과(short channel effect)의 방지 및 펀치 스루우(punch through)에 대한 마진 확보를 위하여, 소오스 및 드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스 및 드레인 영역의 기생 저항, 예컨대, 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다. As semiconductor devices become highly integrated and low voltage, source and drain regions are provided to prevent short channel effects due to a decrease in the gate length of transistors and to secure a margin for punch through. It is necessary to reduce the junction depth of the transistor while simultaneously reducing the parasitic resistance of the source and drain regions, such as sheet resistance and contact resistance.
이를 위해, 게이트와 소오스 및 드레인 영역의 표면에 선택적으로 금속 실리사이드(silicide)층을 형성하는 살리사이드(salicide) 공정이 필수가 되었으며, 상기 실리사이드층으로는 티타늄-실리사이드, 코발트-실리사이드 및 탄탈륨-실리사이드 등이 이용가능하다.For this purpose, a salicide process for selectively forming a metal silicide layer on the surfaces of the gate, source, and drain regions has become essential. The silicide layer includes titanium-silicide, cobalt-silicide, and tantalum-silicide. Etc. are available.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating processes for forming a gate of a semiconductor device according to the related art, which will be described below.
종래의 반도체 소자의 게이트 형성방법은, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(11) 및 게이트 폴리실리콘막(12)을 차례로 형성한다. 이어서, 상기 게이트 폴리실리콘막(12) 상에 게이트 형성영역(미도시)을 한정하는 감광막 패턴(13)을 형성한다. In a conventional method of forming a gate of a semiconductor device, as shown in FIG. 1A, a
그런다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이 용하여 상기 게이트 폴리실리콘막을 식각하여 게이트(12a)를 형성한 후, 상기 감광막 패턴을 제거한다. 그리고나서, 상기 게이트(12a)를 마스크로 이용하여 상기 반도체 기판(10)에 저농도 이온주입을 실시하여 LDD(lightly doped drain) 영역(14)을 형성한다. 1B, the gate polysilicon layer is etched using the photoresist pattern as an etch barrier to form a
이어서, 도 1c에 도시된 바와 같이, 상기 게이트(12a)의 양측벽에 스페이서(15)를 형성한다. Subsequently, as shown in FIG. 1C,
다음으로, 도 1d에 도시된 바와 같이, 상기 스페이서(15)를 포함한 상기 게이트(12a)를 마스크로 이용하여 상기 반도체 기판(10)에 고농도 이온주입을 실시하여 소오스/드레인(source/drain) 영역(16)을 형성한다. Next, as illustrated in FIG. 1D, source / drain regions may be formed by implanting high concentration ions into the
이후, 상기 게이트(12a) 및 소오스/드레인 영역(16)의 저항을 감소시켜 주기 위한 살리사이드(salicide) 공정을 실시하여 상기 게이트(12a) 및 소오스/드레인 영역(16)의 표면에 선택적으로 실리사이드층(14)을 형성한다. Thereafter, a salicide process is performed to reduce the resistance of the
한편, 게이트의 저항(resistance : R)은 도체의 고유저항(ρ) 및 깊이(l)에 비례하고, 면적(A)에 반비례하기 때문에, 상기 게이트의 저항(R)을 감소시키기 위해서는 게이트의 표면적을 증가시켜야 한다. On the other hand, since the resistance (R) of the gate is proportional to the resistivity (ρ) and the depth (l) of the conductor and inversely proportional to the area (A), the surface area of the gate is reduced in order to reduce the resistance (R) of the gate. Should be increased.
다음에 나타낸 식은 게이트의 저항(R)과 면적(A)의 관계를 보여준다. The following equation shows the relationship between the resistance R and the area A of the gate.
그러나, 전술한 바와 같은 종래의 기술에서는 게이트의 저항을 감소시키기 위하여 상기 게이트의 표면에 실리사이드층을 형성하지만, 이러한 실리사이드층이 형성되더라도, 소자가 고집적화 되어갈수록 상기 게이트의 표면적 확보가 용이하지 않으므로, 게이트의 저항을 감소시키는 데에는 한계가 있다. 이에, 소자의 특성을 향상시키는 데에도 어려움이 따르는 문제점이 있다. However, although the silicide layer is formed on the surface of the gate in order to reduce the resistance of the gate as described above, even if the silicide layer is formed, the surface area of the gate is not easily secured as the device becomes highly integrated. There is a limit to reducing the resistance of the gate. Thus, there is a problem in that it is difficult to improve the characteristics of the device.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 실리사이드층이 형성될 게이트의 표면적을 증가시킴으로써, 게이트의 저항을 감소시켜 소자의 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, by increasing the surface area of the gate on which the silicide layer is to be formed, the gate forming method of a semiconductor device that can improve the characteristics of the device by reducing the resistance of the gate The purpose is to provide.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 반도체 기판 상에 게이트 산화막, 게이트 폴리실리콘막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막 상에 게이트 형성영역을 한정하는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 식각 장벽으로 이용하여 상기 하드마스크막을 식각하여 제1하드마스크막 패턴을 형성하는 단계; 상기 제1감광막 패턴에 O2 플라즈마를 이용한 식각 공정을 수행하여 상기 제1감광막 패턴보다 작은 CD를 갖는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 제1하드마스크막 패턴을 과도 식각하여 제2하드마스크막 패턴을 형성하고, 동시에, 상기 제2감광막 패턴이 식각가스와 반응하여 상기 제2감광막 패턴과 제2하드마스크막 패턴의 양측벽에 폴리머 재질의 제1스페이서가 형성되고, 상기 제2하드마스크막 패턴 하부의 폴리실리콘막이 일부 식각되어 라운딩되는 단계; 상기 제1스페이서를 포함한 상기 제2감광막 패턴을 식각 장벽으로 이용하여 상기 잔류된 폴리실리콘막을 식각하여, 상부가 라운딩된 게이트를 형성하는 단계; 상기 제1스페이서, 상기 제2감광막 패턴 및 제2하드마스크막 패턴을 제거하는 단계; 상기 게이트를 마스크로 이용하여 상기 반도체 기판에 고농도 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 및 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of forming a gate of a semiconductor device of the present invention for achieving the above object comprises the steps of sequentially forming a gate oxide film, a gate polysilicon film and a hard mask film on a semiconductor substrate; Forming a first photoresist pattern defining a gate formation region on the hard mask layer; Etching the hard mask layer using the first photoresist pattern as an etch barrier to form a first hard mask layer pattern; Performing an etching process using an O 2 plasma on the first photoresist pattern to form a second photoresist pattern having a CD smaller than the first photoresist pattern; Using the second photoresist pattern as an etch barrier, the first hard mask layer pattern is excessively etched to form a second hard mask layer pattern, and at the same time, the second photoresist layer pattern reacts with an etching gas to form the second photoresist layer pattern. Forming a first spacer made of a polymer on both sidewalls of the second hard mask layer pattern, and partially etching the polysilicon layer below the second hard mask layer pattern; Etching the remaining polysilicon layer by using the second photoresist pattern including the first spacer as an etch barrier to form a rounded gate; Removing the first spacer, the second photoresist layer pattern, and the second hard mask layer pattern; Forming a source / drain region by implanting a high concentration of ions into the semiconductor substrate using the gate as a mask; And selectively forming a silicide layer on surfaces of the gate and source / drain regions.
여기서, 상기 하드마스크막으로는 SiON막 재질의 BARC막 및 BARL막 중 어느 하나를 이용한다. 그리고, 상기 제2하드마스크막 패턴을 제거하는 단계는 인산을 이용한다. Here, any one of a BARC film and a BARL film made of SiON film is used as the hard mask film. The removing of the second hard mask layer pattern uses phosphoric acid.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.2A through 2F are cross-sectional views illustrating processes of forming a gate of a semiconductor device in accordance with an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법은, 도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 게이트 산화막(21), 게이트 폴리실리콘막(22) 및 하드마스크(hard mask)막(23)을 차례로 형성한다. 여기서, 상기 게이트 산화막(21)은 10~30Å의 두께로 형성하고, 상기 게이트 폴리실리콘막(22)은 1000~2000Å의 두께로 형성한다. 또한, 상기 하드마스크막(23)으로는 SiON막 재질의 BARC(bottom anti reflective coating)막 및 BARL(bottom anti reflective layer)막 중 어느 하나를 이용한다. 이때, 상기 하드마스크막(23)은 300~500Å의 두께로 형성한다. In the method of forming a gate of a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2A, the
이어서, 상기 하드마스크막(23) 상에 게이트 형성영역(미도시)을 한정하는 제1감광막 패턴(24)을 형성한다.Subsequently, a first
다음으로, 도 2b에 도시된 바와 같이, 상기 제1감광막 패턴(24)을 식각 장벽으로 이용하여 상기 하드마스크막을 식각하여 제1하드마스크막 패턴(23a)을 형성한다. Next, as shown in FIG. 2B, the hard mask layer is etched using the first
그런다음, 도 2c에 도시된 바와 같이, 상기 제1감광막 패턴에 O2 플라즈마를 이용하여 수십nm 이상의 CD(critical dimension)를 감소시키는 식각 공정을 수행하여 상기 제1감광막 패턴에 비해 수십nm 이상의 CD가 감소된 제2감광막 패턴(24a)을 형성한다. Then, as illustrated in FIG. 2C, an etching process of reducing a CD (critical dimension) of several tens of nm or more using an O 2 plasma is performed on the first photoresist pattern, thereby performing a CD of several tens of nm or more compared to the first photoresist pattern. Form a second
그 후에, 상기 제2감광막 패턴(24a)을 식각 장벽으로 이용하여 상기 제1하드마스크막 패턴을 과도 식각(over etch)하여 제2하드마스크막 패턴(23b)을 형성하고, 동시에, 상기 제2감광막 패턴(24a)이 식각가스와 반응하여 상기 제2감광막 패턴(24a)과 제2하드마스크막 패턴(23b)의 양측벽에 폴리머 재질의 제1스페이서(25)가 형성되고, 상기 제2하드마스크막 패턴(23b) 하부의 폴리실리콘막(22)이 일부 식각되어 라운딩된다. Thereafter, using the second
즉, 상기 과도 식각시, 식각 가스로서 사용되는 HBr, Cl2 및 O2 등의 가스가 상기 제2감광막 패턴(24a)과 반응하여 상기 제2감광막 패턴(24a)과 제2하드마스크 막 패턴(23b)의 양측벽에 CxFy, SixBry 등의 폴리머(Polymer)로 이루어진 제1스페이서(25)가 형성되면서, 상기 제2하드마스크막 패턴(23b) 하부의 폴리실리콘막(22)이 일부 식각되어 라운딩(A)된다. That is, during the excessive etching, gases such as HBr, Cl 2, and O 2 , which are used as etching gases, react with the second
다음으로, 도 2d에 도시된 바와 같이, 상기 제1스페이서(25)를 포함한 상기 제2감광막 패턴(24a)을 식각 장벽으로 이용하여 상기 잔류된 폴리실리콘막을 식각하여, 상부가 라운딩(A)된 게이트(22a)를 형성한다. 이때, 상기 라운딩(A)된 부분만큼 상기 게이트(22a)의 표면적이 증가된다. Next, as shown in FIG. 2D, the remaining polysilicon layer is etched using the second
계속해서, 도 2e에 도시된 바와 같이, 상기 제1스페이서를 포함한 상기 제2감광막 패턴 및 제2하드마스크막 패턴을 제거한다. 이때, 상기 제2하드마스크막 패턴은 인산을 이용하여 제거한다. 그런 후, 상기 게이트(22a)를 마스크로 이용하여 상기 반도체 기판(20)에 저농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(26)을 형성한다. 그리고나서, 상기 게이트(22a)의 양측벽에 제2스페이서(27)를 형성한다. Subsequently, as shown in FIG. 2E, the second photoresist layer pattern and the second hard mask layer pattern including the first spacer are removed. In this case, the second hard mask layer pattern is removed using phosphoric acid. Thereafter, low concentration ion implantation is performed on the
다음으로, 도 2f에 도시된 바와 같이, 상기 제2스페이서(27)를 포함한 상기 게이트(22a)를 마스크로 이용하여 상기 반도체 기판(20)에 고농도 이온주입을 실시하여 소오스/드레인(Source/Drain) 영역(28)을 형성한다. Next, as illustrated in FIG. 2F, a high concentration of ion implantation is performed on the
이후, 상기 게이트(22a) 및 소오스/드레인 영역(28)의 저항을 감소시켜 주기 위한 살리사이드(salicide) 공정을 실시하여 상기 게이트(22a) 및 소오스/드레인 영역(28)의 표면에 선택적으로 실리사이드층(29)을 형성한다. 여기서, 상기 게이트(22a)의 상부가 라운딩(A)되어 있으므로, 상기 라운딩(A)된 부분까지 실리사이드층(29)이 형성되므로 상기 게이트(22a)의 저항을 감소시킬 수 있다. Thereafter, a salicide process is performed to reduce the resistance of the
이상에서와 같이, 본 발명은 게이트의 상부를 라운딩(rounding)시킴으로써, 상기 게이트의 표면적, 즉 실리사이드층이 형성될 부분의 표면적을 증가시킬 수 있다. 따라서, 본 발명은 소자의 고집적화에 대응하여 게이트의 저항을 감소시킬 수 있음은 물론, 소자의 특성을 향상시킬 수 있다. As described above, the present invention can increase the surface area of the gate, that is, the surface area of the portion where the silicide layer is to be formed, by rounding the upper portion of the gate. Therefore, the present invention can reduce the resistance of the gate in response to the high integration of the device, as well as improve the characteristics of the device.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049353A KR20060000482A (en) | 2004-06-29 | 2004-06-29 | Method for forming gate of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049353A KR20060000482A (en) | 2004-06-29 | 2004-06-29 | Method for forming gate of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060000482A true KR20060000482A (en) | 2006-01-06 |
Family
ID=37103769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040049353A KR20060000482A (en) | 2004-06-29 | 2004-06-29 | Method for forming gate of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060000482A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818399B1 (en) * | 2006-08-17 | 2008-04-01 | 동부일렉트로닉스 주식회사 | Method for forming a gate pattern of semiconductor device |
| KR100833598B1 (en) * | 2007-06-29 | 2008-05-30 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| US8313569B2 (en) | 2006-11-20 | 2012-11-20 | Winiamando Inc. | Air washer having humidifying function |
| KR20150100382A (en) * | 2014-02-25 | 2015-09-02 | 삼성전자주식회사 | CMOS Image Sensor Having A Transfer Gate |
-
2004
- 2004-06-29 KR KR1020040049353A patent/KR20060000482A/en not_active Application Discontinuation
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| KR100833598B1 (en) * | 2007-06-29 | 2008-05-30 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
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