KR20050121593A - Method for forming the semiconductor device - Google Patents

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Abstract

본 발명은 소자의 고집적화에 따른 콘택 마진을 확보하도록 하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device to ensure contact margins due to high integration of the device.

이는 반도체 기판 위에 복수의 게이트 패턴을 형성하는 단계와, 게이트 패턴의 측벽에 버퍼 산화막을 형성하는 단계와, 서로 이웃하는 게이트 패턴 사이에 제1 층간 절연막을 매립하는 단계와, 게이트 패턴 위에 게이트 패턴의 폭보다 작은 폭을 가지는 질화막 패턴을 형성하는 단계와, 제1 층간 절연막을 제거하는 단계와, 제1 층간 절연막이 제거된 기판의 전면에 질화막을 형성하는 단계와, 질화막을 선택 식각하여 질화막 패턴 및 버퍼 산화막의 측벽에 질화 스페이서를 형성하는 단계를 포함한다.This method includes forming a plurality of gate patterns on a semiconductor substrate, forming a buffer oxide film on sidewalls of the gate pattern, embedding a first interlayer insulating film between adjacent gate patterns, and forming a gate pattern on the gate pattern. Forming a nitride film pattern having a width smaller than the width, removing the first interlayer insulating film, forming a nitride film on the entire surface of the substrate from which the first interlayer insulating film has been removed, selectively etching the nitride film, and forming a nitride film pattern; Forming a nitride spacer on sidewalls of the buffer oxide film.

Description

반도체 소자의 제조 방법{Method for forming the semiconductor device} Method for manufacturing a semiconductor device {Method for forming the semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 고집적화에 따라 비트라인 콘택 마진을 확보하여 비트라인 콘택과 게이트 전극의 단락을 방지하도록 하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to secure a bit line contact margin in accordance with high integration of the semiconductor device to prevent a short circuit between the bit line contact and the gate electrode.

반도체 소자의 집적도가 증가하면서, 서로 이웃하는 소자간의 거리 및 소자들의 형성 영역 이 점점 좁아지고 있다. 이에 따라, 소자와 소자 사이의 콘택 마진이 점점 감소하고 있다.As the degree of integration of semiconductor devices increases, the distance between the devices adjacent to each other and the forming area of the devices become narrower. Accordingly, the contact margin between the device and the device is gradually decreasing.

특히, 랜딩 플러그를 형성한 다음, 이를 스토리지 노드 또는 비트라인 노드 등의 상부 전극과 연결하기 위한 콘택 형성 시, 반도체 소자의 고집적화에 따라 콘택 마진이 부족하여 하부 전극의 일부분이 손상되면서, 상부 전극과 전기적으로 단락(short)되는 문제가 있다.In particular, when the landing plug is formed and then a contact for connecting the upper electrode such as a storage node or a bit line node is formed, the contact margin is insufficient due to the high integration of the semiconductor device, and thus a part of the lower electrode is damaged, thereby causing the upper electrode and There is a problem of an electrical short.

이하, 도 1을 참조하여 종래 반도체 소자의 제조 방법에 따라 제조된 반도체 소자의 문제점에 대해 상세히 설명한다.Hereinafter, a problem of a semiconductor device manufactured according to a conventional method of manufacturing a semiconductor device will be described in detail with reference to FIG. 1.

종래 반도체 소자의 제조 방법에 따르면, 먼저, 소자 분리막(20)에 의해 활성 영역과 비활성 영역으로 구분된 기판(10) 위에 게이트 산화막(31), 게이트 도전막((33) 및 하드 마스크(35)가 순차 적층되어 있는 구조의 게이트 패턴(30)을 형성한 다음, 게이트 패턴(30)의 측벽에 버퍼 산화막(40)을 형성한다.According to a conventional method of manufacturing a semiconductor device, first, a gate oxide film 31, a gate conductive film 33, and a hard mask 35 on a substrate 10 divided into an active region and an inactive region by the device isolation film 20. After the gate patterns 30 having the stacked structure are formed, the buffer oxide film 40 is formed on the sidewalls of the gate patterns 30.

그리고, 상기 측벽이 버퍼 산화막(40)으로 가려져 있는 게이트 패턴(30) 사이에 도전물을 매립하여, 랜딩 플러그(50)를 형성하고, 그 위에 층간 절연막(60)을 증착한다.Then, the conductive material is embedded between the gate patterns 30 whose sidewalls are covered by the buffer oxide film 40 to form a landing plug 50, and the interlayer insulating film 60 is deposited thereon.

그 후, 층간 절연막(60) 내에 하부 랜딩 플러그(50)의 상부 표면의 일부분을 드러내는 비트라인 콘택(도시하지 않음)을 형성한 다음, 층간 절연막(60) 위에 비트라인 형성 물질을 증착하여 비트라인(70)을 형성하였다.Thereafter, a bit line contact (not shown) is formed in the interlayer insulating film 60 to expose a portion of the upper surface of the lower landing plug 50, and then a bit line forming material is deposited on the interlayer insulating film 60 to form a bit line. (70) was formed.

그러나, 종래 기술에 따른 반도체 소자의 제조 방법은 반도체 소자의 고집적화에 따라 감소된 콘택 마진으로 인하여 층간 절연막 내에 랜딩 플러그를 드러내는 비트라인 콘택 식각 공정 시, 도 1의 "A"에 나타낸 바와 같이, 하부 게이트 패턴의 일부분을 손상시켜 게이트 전극을 드러낸다. 이와 같이 비트라인 콘택에 의해 게이트 전극의 일부분이 드러나게 되면, 후속 비트라인을 형성하기 위한 도전물에 의해 비트라인 콘택과 게이트 전극이 전기적으로 단락되어 소자의 동작이 불안정해진다. However, the method of manufacturing a semiconductor device according to the related art has a lower portion as shown in FIG. 1A during a bit line contact etching process in which a landing plug is exposed in an interlayer insulating layer due to a reduced contact margin due to high integration of the semiconductor device. A portion of the gate pattern is damaged to expose the gate electrode. When a portion of the gate electrode is exposed by the bit line contact as described above, the bit line contact and the gate electrode are electrically shorted by the conductive material for forming the subsequent bit line, thereby making the operation of the device unstable.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 반도체 소자의 고집적화에 따른 소자와 소자간의 콘택 마진을 확보하도록 하는 반도체 소자의 제조 방법에 관한 것이다. An object of the present invention relates to a method of manufacturing a semiconductor device to ensure a contact margin between the device and the device according to the high integration of the semiconductor device in order to solve the above problems.

상기한 목적을 달성하기 위해 본 발명은 반도체 기판 위에 복수의 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 측벽에 버퍼 산화막을 형성하는 단계와, 서로 이웃하는 상기 게이트 패턴 사이에 제1 층간 절연막을 매립하는 단계와, 상기 게이트 패턴 위에 상기 게이트 패턴의 폭보다 작은 폭을 가지는 질화막 패턴을 형성하는 단계와, 상기 제1 층간 절연막을 제거하는 단계와, 상기 제1 층간 절연막이 제거된 기판의 전면에 질화막을 형성하는 단계와, 상기 질화막을 선택 식각하여 상기 질화막 패턴 및 상기 버퍼 산화막의 측벽에 질화 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of forming a plurality of gate patterns on a semiconductor substrate, forming a buffer oxide layer on sidewalls of the gate pattern, and forming a first interlayer insulating layer between the adjacent gate patterns. Buried, forming a nitride film pattern having a width smaller than the width of the gate pattern, removing the first interlayer insulating film, and removing the first interlayer insulating film on the entire surface of the substrate from which the first interlayer insulating film is removed. Forming a nitride film; and selectively etching the nitride film to form a nitride spacer on sidewalls of the nitride pattern and the buffer oxide film.

여기서, 상기 게이트 패턴 사이에 제1 층간 절연막을 매립하는 단계는 상기 게이트 패턴이 형성된 기판 위에 상기 게이트 패턴이 매립되도록 1000~10000Å 두께로 산화막을 증착하는 단계와, 상기 산화막을 상기 게이트 패턴의 상부 표면이 드러나는 시점까지 건식 에치백하는 단계를 포함하여 이루어지는 것이 바람직하다.The filling of the first interlayer insulating layer between the gate patterns may include depositing an oxide layer having a thickness of 1000 to 10000 Å so that the gate pattern is buried on the substrate on which the gate pattern is formed, and depositing the oxide layer on an upper surface of the gate pattern. Dry etch back to this point of view is preferably made.

이때, 상기 질화막 패턴은 500~5000Å의 두께를 가지게 형성하는 것이 바람직하며, 이에 따라, 후속 비트라인 콘택 형성 공정 시, 게이트 패턴 위에 게이트 패턴의 폭보다 작은 폭을 가지게 형성된 질화막 패턴으로 인하여 비트라인 콘택 마진을 확보할 수 있다.In this case, the nitride layer pattern is preferably formed to have a thickness of 500 to 5000Å, and thus, in the subsequent bit line contact forming process, the bit line contact is formed due to the nitride layer pattern formed to have a width smaller than the width of the gate pattern on the gate pattern. Margin can be secured.

또한, 상기 게이트 패턴은 게이트 산화막, 게이트 도전막 및 하드 마스크가 순차 적층되어 있는 구조를 가지게 형성하는 것이 바람직하며, 이때, 게이트 도전막은 게이트 폴리막 및 게이트 텅스텐 실리사이드막으로 이루어진 이중막으로 형성할 수 있다. In addition, the gate pattern may be formed to have a structure in which a gate oxide film, a gate conductive film, and a hard mask are sequentially stacked. In this case, the gate conductive film may be formed of a double film including a gate poly film and a gate tungsten silicide film. have.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2G are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이, 통상의 소자 분리 공정으로 반도체 기판(100)에 소자 분리막(110)을 형성하여 활성 영역 및 비활성 영역을 분리한 다음, 그 위에 게이트 형성 공정을 진행하여 게이트 패턴(120)을 형성한다. First, as shown in FIG. 2A, the device isolation layer 110 is formed on the semiconductor substrate 100 by a conventional device isolation process to separate the active region and the inactive region, and then the gate formation process is performed on the gate pattern. Form 120.

상기 게이트 패턴(120)은 기판(100)에 게이트 산화막(121), 게이트 도전막(123) 및 하드 마스크(125)를 차례로 적층되어 있는 구조로 형성하되, 상기 게이트 산화막(121)은 30~300Å 두께를 가지고, 상기 게이트 도전막(123)은 200~2000Å 두께의 게이트 폴리막과 400~2000Å 두께의 게이트 텅스텐 실리사이드막이 순차 적층되어 있는 이중막 구조를 가지며, 상기 하드 마스크(128)는 500~3000Å 두께를 가지게 형성하는 것이 바람직하다.The gate pattern 120 has a structure in which a gate oxide layer 121, a gate conductive layer 123, and a hard mask 125 are sequentially stacked on the substrate 100, and the gate oxide layer 121 is 30 to 300 ~. The gate conductive film 123 has a double film structure in which a gate poly film having a thickness of 200 to 2000 microseconds and a gate tungsten silicide film having a thickness of 400 to 2000 microseconds are sequentially stacked, and the hard mask 128 has a thickness of 500 to 3000 microseconds. It is preferable to form to have a thickness.

그리고, 상기 게이트 패턴(120)이 형성된 기판(100) 전면에 산화막(도시하지 않음)을 30~300Å 정도 증착한 다음, 이를 선택 식각하여 게이트 패턴(120)의 측벽에만 잔류된 버퍼 산화막(130)을 형성한다. In addition, an oxide film (not shown) is deposited on the entire surface of the substrate 100 on which the gate pattern 120 is formed, about 30 to 300 Å, and then selectively etched to form a buffer oxide film 130 remaining only on the sidewall of the gate pattern 120. To form.

이어, 상기 게이트 패턴(120) 및 버퍼 산화막(130) 형성 공정으로부터 받은 스트레스를 완화하기 위해 상기 버퍼 산화막(130)이 형성된 기판(100)에 열산화 공정을 진행하여 기판(100) 위에 열산화막(135)을 형성한다. Subsequently, a thermal oxidation process is performed on the substrate 100 on which the buffer oxide layer 130 is formed in order to alleviate the stress received from the process of forming the gate pattern 120 and the buffer oxide layer 130. 135).

도 2b에 도시한 바와 같이, 상기 열산화막(135)이 형성된 기판(100) 위에 게이트 패턴(120)이 매립되도록 예를 들어, 100~1000Å 정도의 두께로 산화막(140)을 형성한다. 이때, 상기 산화막(140)은 TEOS, HLD, 및 BPSG 등의 산화물을 이용하여 형성한다.As shown in FIG. 2B, the oxide layer 140 is formed to have a thickness of about 100 to 1000 micrometers so that the gate pattern 120 is buried on the substrate 100 on which the thermal oxide film 135 is formed. In this case, the oxide layer 140 is formed using oxides such as TEOS, HLD, and BPSG.

도 2c에 도시한 바와 같이, 상기 SOG 산화막(140)을 게이트 패턴(120)의 상부 표면이 드러나는 시점까지 마스크 없이 건식 식각으로 에치백하여 서로 이웃하는 게이트 패턴(120) 사이에만 잔류시킨 다음, 그 위에 질화막(150)을 형성한다. 이때, 상기 질화막(150)은 500~1500Å의 두께를 가지게 형성하는 것이 바람직하며, 이는 후속 비트라인 콘택 식각 시, 하부에 위치하는 게이트 패턴(120)이 손상되는 것을 방지하기 위함이다.As shown in FIG. 2C, the SOG oxide layer 140 is etched back in dry etching without a mask until a point at which the upper surface of the gate pattern 120 is exposed, and then left only between neighboring gate patterns 120. The nitride film 150 is formed thereon. In this case, the nitride film 150 may be formed to have a thickness of 500 to 1500 Å. This is to prevent damage to the gate pattern 120 positioned at the lower side during subsequent bit line contact etching.

이어, 상기 질화막(150) 위에 도 2d에 도시한 바와 같이, 질화막 패턴의 폭을 정의하는 감광막 패턴(155)을 형성한 다음, 이를 마스크로 질화막(150)을 식각하여 게이트 패턴(120) 위에 질화막 패턴(160)을 형성한다. 이때, 질화막 패턴(160)의 폭은 게이트 패턴(120)의 폭 보다 작은 폭을 가지게 형성하는 것이 바람직하며, 이에 따라서, 후속 비트라인 콘택 식각 공정 시, 콘택 마진을 확보할 수 있다.Subsequently, as shown in FIG. 2D, the photoresist pattern 155 defining the width of the nitride layer pattern is formed on the nitride layer 150, and the nitride layer 150 is etched using the mask to etch the nitride layer 150 on the gate pattern 120. The pattern 160 is formed. In this case, the width of the nitride layer pattern 160 may be formed to have a width smaller than that of the gate pattern 120. Accordingly, a contact margin may be secured during a subsequent bit line contact etching process.

도 2e에 도시한 바와 같이, 상기 게이트 패턴(120) 사이에 위치하는 SOG 산화막(140)을 딥-아웃(dip-out)하여 제거한다. As illustrated in FIG. 2E, the SOG oxide layer 140 disposed between the gate patterns 120 is dip-outed and removed.

그리고, 상기 게이트 패턴(120)이 형성된 기판(100) 위에 질화물을 증착한 다음, 이를 선택적 식각하되, 기판(100)의 표면을 드러나는 시점까지 과도 식각하여, 상기 질화막 패턴(160) 및 버퍼 산화막(130)의 측벽에 질화 스페이서(170)를 형성한다.Then, the nitride is deposited on the substrate 100 on which the gate pattern 120 is formed, and then selectively etched, but excessively etched until the surface of the substrate 100 is exposed, the nitride layer pattern 160 and the buffer oxide layer ( The nitride spacer 170 is formed on the sidewall of the 130.

도 2f에 도시한 바와 같이, 상기 질화 스페이서(170)로 가려져 있는 게이트 패턴(120) 사이에 폴리, 텅스텐, 텅스텐 실리사이드 및 알루미늄 등의 도전물을 매립하여, 랜딩 플러그(180)를 형성한다.As shown in FIG. 2F, a conductive plug such as poly, tungsten, tungsten silicide, and aluminum is embedded between the gate patterns 120 covered by the nitride spacer 170 to form a landing plug 180.

이어, 도 2g에 도시한 바와 같이, 상기 랜딩 플러그(180) 위에 층간 절연막(190)을 형성하고, 그 위에 비트라인 콘택 형성용 마스크 공정(도시하지 않음)을 진행한 다음, 이를 마스크로 층간 절연막(190)을 선택 식각하여 하부 랜딩 플러그(180)의 상부 표면의 일부분을 드러내는 비트라인 콘택(도시하지 않음)을 형성한다.Next, as shown in FIG. 2G, an interlayer insulating layer 190 is formed on the landing plug 180, a bit line contact forming mask process (not shown) is performed thereon, and the interlayer insulating layer is formed using a mask. Selective etching 190 forms a bitline contact (not shown) that exposes a portion of the upper surface of the lower landing plug 180.

그리고, 상기 층간 절연막(190) 위에 비트라인 형성 물질을 증착하여 비트라인(200)을 형성한다.The bit line forming material is deposited on the interlayer insulating layer 190 to form the bit line 200.

앞서 설명한 바와 같이, 본 발명은 게이트 패턴 위에 게이트 패턴의 폭보다 작은 폭을 가지는 질화막 패턴을 형성한 다음, 랜딩 플러그를 질화막 패턴의 상부 표면의 높이까지 형성함으로써, 소자의 고집적화됨에 따라 작아지는 콘택 마진을 확보하고 있다. As described above, the present invention forms a nitride film pattern having a width smaller than the width of the gate pattern on the gate pattern, and then forms a landing plug up to the height of the upper surface of the nitride film pattern, thereby reducing contact margin as the device becomes highly integrated. To secure.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.  Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상기한 바와 같이 본 발명은 반도체 소자의 고집적화에 따라 작아지고 있는 콘택의 마진을 확보하여 비트라인 콘택과 게이트 전극의 단락으로 인한 소자의 오동작을 방지할 수 있으며, 그에 따라, 소자의 특성 및 신뢰성을 개선시킬 수 있다.As described above, according to the present invention, a margin of a contact that is decreasing due to high integration of a semiconductor device can be secured, thereby preventing malfunction of the device due to a short circuit between the bit line contact and the gate electrode, thereby improving the characteristics and reliability of the device. Can be improved.

도 1은 종래 반도체 소자의 제조 방법에 따라 제조된 반도체 소자의 문제점을 나타낸 단면도이다.1 is a cross-sectional view showing a problem of a semiconductor device manufactured according to a conventional method of manufacturing a semiconductor device.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다. 2A through 2G are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 110 : 소자 분리막100 semiconductor substrate 110 device isolation film

120 : 게이트 패턴 130 : 버퍼 산화막120: gate pattern 130: buffer oxide film

160 : 질화막 패턴 170 : 질화 스페이서160: nitride film pattern 170: nitride spacer

180 : 랜딩 플러그 190 : 층간 절연막180: landing plug 190: interlayer insulating film

200 : 비트라인 200: bit line

Claims (5)

반도체 기판 위에 복수의 게이트 패턴을 형성하는 단계와,Forming a plurality of gate patterns on the semiconductor substrate, 상기 게이트 패턴의 측벽에 버퍼 산화막을 형성하는 단계와,Forming a buffer oxide film on sidewalls of the gate pattern; 서로 이웃하는 상기 게이트 패턴 사이에 제1 층간 절연막을 매립하는 단계와,Filling a first interlayer insulating film between the gate patterns adjacent to each other; 상기 게이트 패턴 위에 상기 게이트 패턴의 폭보다 작은 폭을 가지는 질화막 패턴을 형성하는 단계와,Forming a nitride film pattern having a width smaller than a width of the gate pattern on the gate pattern; 상기 제1 층간 절연막을 제거하는 단계와,Removing the first interlayer insulating film; 상기 제1 층간 절연막이 제거된 기판의 전면에 질화막을 형성하는 단계와,Forming a nitride film on an entire surface of the substrate from which the first interlayer insulating film is removed; 상기 질화막을 선택 식각하여 상기 질화막 패턴 및 상기 버퍼 산화막의 측벽에 질화 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Selectively etching the nitride film to form nitride spacers on sidewalls of the nitride pattern and the buffer oxide film. 제1항에 있어서, The method of claim 1, 상기 게이트 패턴 사이에 제1 층간 절연막을 매립하는 단계는 상기 게이트 패턴이 형성된 기판 위에 상기 게이트 패턴이 매립되도록 산화막을 증착하는 단계와, 상기 산화막을 상기 게이트 패턴의 상부 표면이 드러나는 시점까지 건식 에치백하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법.The step of filling the first interlayer insulating film between the gate patterns may include depositing an oxide layer on the substrate on which the gate pattern is formed to fill the gate pattern, and dry etching back the oxide layer until the upper surface of the gate pattern is exposed. A method of manufacturing a semiconductor device comprising the step of. 제2항에 있어서, The method of claim 2, 상기 산화막은 1000~10000Å 두께를 가지게 증착하는 반도체 소자의 제조 방법.The oxide film is a manufacturing method of a semiconductor device which is deposited to have a thickness of 1000 ~ 10000Å. 제1항에 있어서,The method of claim 1, 상기 질화막 패턴은 500~5000Å의 두께를 가지게 형성하는 반도체 소자의 제조 방법. The nitride film pattern is a semiconductor device manufacturing method to have a thickness of 500 ~ 5000 500. 제1항에 있어서, The method of claim 1, 상기 게이트 패턴은 게이트 산화막, 게이트 도전막 및 하드 마스크가 순차 적층되어 있는 구조를 가지게 형성하는 반도체 소자의 제조 방법.And the gate pattern has a structure in which a gate oxide film, a gate conductive film, and a hard mask are sequentially stacked.
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