KR20050121382A - Formation method of metal line of semiconductor device - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선을 포함하는 반도체 기판 위에 층간 절연막으로 FSG를 형성하는 단계, FSG에 플러깅 공정을 통해 비아를 형성하는 단계, FSG를 수소기를 포함하는 가스를 이용하여 표면처리하는 단계, 비아를 포함한 FSG 위에 상부 금속 배선을 형성하는 단계를 포함하는 것이 바람직하다. 따라서, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 FSG 위에 사일렌 가스(SiH4)와 수소 가스(H2)의 혼합 가스를 이용하여 표면 처리함으로써 TiF4의 형성을 방지한다.In the method of forming a metal wiring of a semiconductor device according to the present invention, forming an FSG as an interlayer insulating film on a semiconductor substrate including a lower metal wiring, forming a via through a plugging process in the FSG, and using the gas containing a hydrogen group as Surface-treatment using, forming a top metal interconnect over the FSG including vias. Therefore, in the method for forming metal wirings of the semiconductor device according to the present invention, the formation of TiF 4 is prevented by surface treatment using a mixed gas of silylene gas (SiH 4 ) and hydrogen gas (H 2 ) on the FSG.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming metal wiring of a semiconductor device.
일반적으로 반도체 소자가 고집적화됨에 따라 금속 배선의 수가 증가하고 반면에 금속 배선의 피치(pitch)가 축소되고 있다. 이러한 금속 배선의 피치 축소로 인하여 금속 배선의 저항이 증가할 뿐만 아니라 금속 배선의 층(layer) 수가 증가함에 따라 반도체 소자의 금속 배선간을 절연시키는 층간 절연막(Inter Metal Dielectric, IMD)과 금속 배선이 기생 커패시터 구조를 이룸으로써 반도체 소자의 특성에 악영향을 미친다. 즉, 반도체 소자의 응답 속도를 결정하는 RC 상수가 증가하고 전력 소모도 증가한다.In general, as semiconductor devices are highly integrated, the number of metal wires increases, while the pitch of the metal wires decreases. As the pitch of the metal wiring is reduced, not only the resistance of the metal wiring is increased but also the interlayer dielectric (IMD) and the metal wiring which insulates the metal wiring of the semiconductor device as the number of layers of the metal wiring increase. By forming the parasitic capacitor structure, the characteristics of the semiconductor device are adversely affected. That is, the RC constant that determines the response speed of the semiconductor device increases and power consumption also increases.
이러한 점 때문에 반도체 소자의 고집적화에 적합한 저 유전율(Low dielectric constant)의 층간 절연막이 절실히 요망되어 왔고, 종래의 USG(Un-doped Silica Glass)대신에 저 유전율의 층간 절연막으로서 플로린 실리케이트 글래스(Fluorine Silicate Glass, FSG)를 이용하기 시작하였다. For this reason, a low dielectric constant interlayer insulating film suitable for high integration of semiconductor devices has been desperately desired, and instead of conventional USG (Un-doped Silica Glass), a low dielectric constant interlayer insulating film as Florin silicate glass (Fluorine Silicate Glass) , FSG).
그러나, FSG 막 증착 및 FSG 막 연마 공정을 이용하여 층간 절연막을 형성한 후 포토 및 식각 공정을 통하여 비아홀을 형성하고, 텅스텐 증착 및 연마 공정을 통한 텅스텐 플러깅 공정을 진행하게 되면 FSG 막이 표면에 노출된다.However, after forming an interlayer insulating film using FSG film deposition and FSG film polishing process, via holes are formed through photo and etching processes, and tungsten plugging process through tungsten deposition and polishing process exposes the FSG film to the surface. .
이렇게 FSG 막의 표면이 노출된 상태에서 후속의 금속 배선 공정을 진행하게 되면 노출된 FSG 막의 플로린(Fluorine) 성분과 상부 금속막 하부의 티타늄 성분이 반응하여 TiF4를 형성함으로서 문제를 유발하게 된다.When the subsequent metal wiring process is performed while the surface of the FSG film is exposed as described above, a problem is caused by the formation of TiF 4 by the reaction of the exposed fluorine component of the FSG film and the titanium component under the upper metal film.
즉, FSG 막 위에 형성되는 금속막은 티타늄과 티타늄 나이트라이드로 이루어진 하부층, 알루미늄 층, 티타늄과 티타늄 나이트라이드로 이루어진 아크(Arc)층으로 이루어지게 되는데 금속막 하부층의 티타늄과 노출된 FSG 막의 플로린(Fluorine) 성분이 TiF4를 형성한다. 이 TiF4 물질은 금속 배선의 저항을 증가시키며, 상부 금속막과 층간 절연막의 접촉 불량을 일으킴으로써 금속막의 두께가 두껍고 스페이스가 얇을 경우에 금속막이 쓰러지는 원인이 되기도 하다.That is, the metal film formed on the FSG film is composed of a lower layer made of titanium and titanium nitride, an aluminum layer, and an arc layer made of titanium and titanium nitride. ) Component forms TiF 4 . This TiF 4 material increases the resistance of the metal wiring and causes a poor contact between the upper metal film and the interlayer insulating film, which may cause the metal film to collapse when the thickness of the metal film is thick and the space is thin.
본 발명의 기술적 과제는 FSG 막과 금속막 사이에 TiF4가 형성되는 것을 억제하는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.Object of the present invention, there is provided a metal wiring method for forming a semiconductor device for suppressing the TiF 4 is formed between the FSG film and a metal film.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선을 포함하는 반도체 기판 위에 층간 절연막으로 FSG를 형성하는 단계, 상기 FSG에 플러깅 공정을 통해 비아를 형성하는 단계, 상기 FSG를 수소기를 포함하는 가스를 이용하여 표면처리하는 단계, 상기 비아를 포함한 FSG 위에 상부 금속 배선을 형성하는 단계를 포함하는 것이 바람직하다.According to another aspect of the present invention, there is provided a method of forming a metal wire in a semiconductor device, the method including: forming an FSG as an interlayer insulating film on a semiconductor substrate including a lower metal wire; forming a via through a plugging process in the FSG; Surface treatment using a gas, preferably forming a top metal wiring on the FSG including the via.
또한, 상기 수소기를 포함하는 가스로 사일렌 가스, 수소 가스 또는 이들의 혼합 가스를 사용하는 것이 바람직하다.Moreover, it is preferable to use a xylene gas, hydrogen gas, or a mixture of these as gas containing the said hydrogen group.
또한, 상기 사일렌 가스에 의해 상기 FSG 표면에 실리콘 단착층이 형성되는 것이 바람직하다.In addition, it is preferable that the silicon single layer is formed on the surface of the FSG by the xylene gas.
또한, 본 발명에 따른 반도체 소자는 하부 금속 배선을 포함하는 반도체 기판 위에 층간 절연막으로 형성되어 있는 FSG, 상기 FSG에 플러깅 공정을 통해 형성되어 있는 비아, 상기 FSG 위에 형성되어 있는 실리콘 단착층, 상기 실리콘 단착층 위에 형성되어 있는 상부 금속 배선을 포함하는 것이 바람직하다.In addition, the semiconductor device according to the present invention is an FSG formed of an interlayer insulating film on a semiconductor substrate including a lower metal wiring, a via formed in the FSG through a plugging process, a silicon bonding layer formed on the FSG, and the silicon It is preferable to include the upper metal wiring formed on the bonding layer.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 포함한 제조 방법을 공정 단계별로 나타낸 단면도이고, 도 9는 종래의 반도체 소자의 금속 배선에 TiF4가 형성된 상태를 도시한 도면이다.1 to 8 are cross-sectional views showing a manufacturing method including a method for forming a metal wiring of a semiconductor device according to an embodiment of the present invention in a step-by-step manner, and FIG. 9 illustrates a state in which TiF 4 is formed on a metal wiring of a conventional semiconductor device. Figure is shown.
우선, 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 포함하는 제조 방법은 반도체 기판(110) 위에 게이트 절연막 형성용 산화막과 게이트 전극용 다결정 실리콘을 순차 형성한 후 포토리쏘그라피(photolithography) 공정을 이용하여 다결정 실리콘과 산화막을 패터닝(patterning)함으로써 게이트 절연막(24)과 게이트 전극(34)을 형성하고, 게이트 전극(24)과 게이트 절연막(34)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(37)를 형성한다.First, as shown in FIG. 1, in a manufacturing method including a method for forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention, an oxide film for forming a gate insulating film and polycrystalline silicon for a gate electrode are sequentially formed on a semiconductor substrate 110. After the formation, the gate insulating film 24 and the gate electrode 34 are formed by patterning the polycrystalline silicon and the oxide film using a photolithography process to form the gate insulating film 24 and the gate insulating film 34. A sidewall spacer 37 made of a nitride film or the like is formed on the exposed sidewall portion.
다음으로, 도 2에 도시된 바와 같이, 이온 주입 마스크를 이용하는 이온 주입 공정을 수행하여 저농도 또는 고농도의 불순물을 반도체 기판(110)의 소스 영역(12) 및 드레인 영역(13)에 주입함으로써, MOS 트랜지스터의 소스 영역(12) 및 드레인 영역(13)을 완성한다.Next, as shown in FIG. 2, a low or high concentration of impurities are implanted into the source region 12 and the drain region 13 of the semiconductor substrate 110 by performing an ion implantation process using an ion implantation mask. The source region 12 and the drain region 13 of the transistor are completed.
다음으로, 도 3에 도시된 바와 같이, 반도체 기판(110)을 HF 세정을 한 후에 스퍼터링 등과 같은 증착 공정에 의해 반도체 기판(110)의 상부 전면에 걸쳐 박막, 예를 들면 200Å 내지 600Å의 두께(바람직하게는, 400Å)를 갖는 티타늄 금속막을 형성한다.Next, as shown in FIG. 3, after the HF cleaning of the semiconductor substrate 110, a thin film, for example, a thickness of 200 μs to 600 μs is applied over the entire upper surface of the semiconductor substrate 110 by a deposition process such as sputtering or the like. Preferably, a titanium metal film having 400 mV) is formed.
그리고, 급속 제1 열처리 공정을 수행함으로써, 티타늄 금속막을 실리사이드화, 즉 티타늄과 실리콘을 화학 반응시켜 실리사이드화시킨다.Then, by performing the rapid first heat treatment process, the titanium metal film is silicided, that is, a chemical reaction between titanium and silicon is made to silicide.
그리고, 제2 열처리 공정을 수행하여 낮은 저항을 갖는 티타늄 실리사이드(40a, 40b)로 상(phase) 변이되도록 한다.In addition, a second heat treatment process may be performed to change phase to titanium silicides 40a and 40b having low resistance.
다음으로, 도 4에 도시한 바와 같이, 이러한 MOS 트랜지스터를 포함하는 반도체 기판(110) 상부에 층간 절연막(50)을 증착한다. 그리고, 층간 절연막(50)의 선택적 식각에 의해 게이트 전극(34), 소스 및 드레인 영역(12, 13)을 드러내는 콘택홀을 형성한 후 도전성 금속을 매입하여 콘택(60)을 형성한다. 그리고, 콘택(60)을 포함한 층간 절연막(50) 상부에 금속막을 증착하고 패터닝(patterning)하여 금속 배선(120)을 형성한다.Next, as shown in FIG. 4, an interlayer insulating film 50 is deposited on the semiconductor substrate 110 including the MOS transistor. The contact hole exposing the gate electrode 34, the source and drain regions 12 and 13 is formed by selective etching of the interlayer insulating layer 50, and then the contact 60 is formed by embedding a conductive metal. The metal line 120 is formed by depositing and patterning a metal film on the interlayer insulating film 50 including the contact 60.
다음으로, 도 5에 도시한 바와 같이, PECVD(Plasma Enhanced CVD)법 또는 HDP(High Density Plasma)법을 사용하여 금속 배선(120) 및 층간 절연막(50)을 덮는 층간 절연막으로서 FSG(Fluorine Silicate Glass)(140)를 형성한다. Next, as shown in FIG. 5, FSG (Fluorine Silicate Glass) as an interlayer insulating film covering the metal wiring 120 and the interlayer insulating film 50 using PECVD (Plasma Enhanced CVD) method or HDP (High Density Plasma) method. 140).
이러한 FSG(140)는 저 유전물질이며 정전 용량을 낮추어 RC 상수를 최소화하는 플로린이 첨가되어 있으며 상, 하부 금속 배선들 사이를 절연한다. The FSG 140 is a low dielectric material, and Florin is added to minimize the RC constant by lowering the capacitance, and insulates the upper and lower metal wires.
다음으로, 도 6에 도시된 바와 같이, FSG(140)에 포토 및 식각 공정을 통하여 비아홀(Via hole)을 형성하고, 비아홀 내부에 베리어 금속(barrier metal)(141)과 텅스텐(142)을 증착한 후, FSG(140)의 상부면이 드러나도록 화학 기계적 연마하여 상, 하부 금속 배선 사이의 전기적 연결을 위한 플러깅 공정을 진행하여 비아(via)를 형성한다. Next, as shown in FIG. 6, via holes are formed in the FSG 140 through photo and etching processes, and barrier metal 141 and tungsten 142 are deposited in the via holes. Then, chemical mechanical polishing is performed so that the top surface of the FSG 140 is exposed, and a plugging process for electrical connection between upper and lower metal wires is performed to form vias.
다음으로, 도 7 및 도 8에 도시된 바와 같이, 노출된 FSG(140) 위에 사일렌 가스(SiH4)와 수소 가스(H2)의 혼합 가스를 이용하여 표면 처리한다.Next, as illustrated in FIGS. 7 and 8, the exposed FSG 140 is subjected to surface treatment using a gas mixture of silylene gas (SiH 4 ) and hydrogen gas (H 2 ).
이 경우, 도 7에 도시된 바와 같이, 수소 가스(H2)는 노출된 FSG(140) 위의 잔류 플로린(6)과 반응하여 휘발성이 강한 HF 형태로 변형되어 제거된다.In this case, as shown in FIG. 7, the hydrogen gas H 2 reacts with the residual florin 6 on the exposed FSG 140 to be deformed and removed into a highly volatile HF form.
그리고, 도 8에 도시된 바와 같이, 잔류 플로린(6)이 제거된 후에 사일렌 가스(SiH4)에서 분리된 실리콘 이온이 FSG(140) 위에 실리콘 단착층(Si Monolayer)(150)을 형성함으로써 후속 공정에서 증착되는 금속 배선과 FSG(140) 사이에 형성되는 TiF4의 발생을 억제한다.As shown in FIG. 8, after the residual florin 6 is removed, the silicon ions separated from the silica gas (SiH 4 ) form the silicon monolayer 150 on the FSG 140. The generation of TiF 4 formed between the metal wiring and the FSG 140 deposited in a subsequent process is suppressed.
즉, 실리콘 이온이 FSG(140) 위에 단착층을 형성하여 완전하게 제거되지 않은 플로린(6)을 Si-F 형태로 잡아주거나 추가적인 플로린의 금속 배선으로의 침입을 방지하여 금속 배선 형성 시 TiF4의 형성을 억제한다.That is, silicon ions form an adhesion layer on the FSG 140 to hold the florin 6 which is not completely removed in the form of Si-F or to prevent invasion of additional florin into the metal wiring, thereby preventing TiF 4 from being formed. Inhibits formation.
그리고, 사일렌 가스(SiH4)와 수소 가스(H2)의 혼합 가스를 이용하여 표면 처리하지 않고, 수소 가스(H2)를 이용하여 잔류 플로린을 제거하고, 다시 사일렌 가스(SiH4)를 이용하여 실리콘 단착층을 형성하는 것도 가능하다.And, four days alkylene gas (SiH 4) and not subjected to surface treatment by using a mixed gas of hydrogen gas (H 2), using a hydrogen gas (H 2) to remove the residual Florin, and four days alkylene gas again (SiH 4) It is also possible to form a silicon single layer using
이후, 재차 금속막의 증착에 의한 상부 금속 배선 및 층간 절연막 공정을 반복하여 다층 배선을 형성한다. Thereafter, the upper metal wiring and the interlayer insulating film process by the deposition of the metal film are repeated to form the multilayer wiring.
도 9에는 FSG의 플로린 성분과 상부 금속 배선의 티타늄 성분이 반응하여 TiF4를 형성한 상태를 도시하였다.9 illustrates a state in which TiF 4 is formed by reacting the florin component of the FSG and the titanium component of the upper metal wiring.
도 9에 도시한 바와 같이, FSG(140)의 표면이 노출된 상태에서 후속의 금속 배선 공정을 진행하게 되면 노출된 FSG(140)의 플로린 성분과 상부 금속 배선(160)의 티타늄 성분이 반응하여 TiF4(5)를 형성한다.As shown in FIG. 9, when the subsequent metal wiring process is performed while the surface of the FSG 140 is exposed, the florin component of the exposed FSG 140 reacts with the titanium component of the upper metal wiring 160. To form TiF 4 (5).
이러한 TiF4(5)가 형성된 상태에서 포토 및 식각 고정을 진행하여 금속 배선(160)을 형성할 경우 중간에 형성된 TiF4(5)로 인하여 금속 배선(160)의 저항을 증가시키며, 상부 금속 배선(160)과 층간 절연막(140)의 접촉 불량을 일으킴으로써 금속 배선(160)의 두께가 두꺼운 경우에 금속 배선(160)이 쓰러지는 원인이 된다.In the case where the TiF 4 (5) is formed and the metal wiring 160 is formed by photo and etching fixing, the resistance of the metal wiring 160 is increased due to the TiF 4 (5) formed in the middle, and the upper metal wiring The poor contact between the 160 and the interlayer insulating layer 140 may cause the metal wiring 160 to fall when the thickness of the metal wiring 160 is thick.
이를 방지하기 위해 본 발명의 일 실시예에서는 금속 배선(160) 형성 전에 사일렌가스와 수소 가스의 혼합 가스를 이용하여 패시베이션 처리 또는 수소 플라즈마 처리를 함으로써 TiF4의 형성을 방지한다.In order to prevent this, in one embodiment of the present invention, the formation of TiF 4 is prevented by performing a passivation process or a hydrogen plasma treatment using a mixed gas of silylene gas and hydrogen gas before forming the metal wiring 160.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 노출된 FSG 위에 사일렌 가스(SiH4)와 수소 가스(H2)의 혼합 가스를 이용하여 표면 처리함으로써 TiF 4의 형성을 방지한다.In the method for forming metal wirings of the semiconductor device according to the present invention, the TiF 4 is prevented by surface treatment by using a mixed gas of silylene gas (SiH 4 ) and hydrogen gas (H 2 ) on the exposed FSG.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 포함한 제조 방법을 공정 단계별로 나타낸 단면도이고, 1 to 8 are cross-sectional views showing a manufacturing method including a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention in a step-by-step manner;
도 9는 종래의 반도체 소자의 금속 배선에 TiF4가 형성된 상태를 도시한 도면이다.9 is a view showing a state in which TiF 4 is formed on a metal wiring of a conventional semiconductor device.
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2004
- 2004-06-22 KR KR1020040046495A patent/KR100602088B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226875B2 (en) * | 2004-11-30 | 2007-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for enhancing FSG film stability |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100602088B1 (en) | 2006-07-14 |
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