KR20050118808A - Semiconductor memory device with test-mode for selecting level of reference voltage - Google Patents
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Abstract
본 발명은 안정적 동작을 위한 기준전압의 레벨을 테스트모드를 통해 선택할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 복수의 기준전압을 제공하는 기준전압제공수단; 메탈옵션을 ㅌ오해 상기 복수의 기준전압 중 어느 한 기준전압을 선택하여 제공하는 제1 선택수단; 테스트모드신호에 응답하여 상기 제1 선택부와 상기 기준전압제공수단으로부터 출력된 복수의 기준전압 중에서 어느 한 기준전압을 선택하여 출력하기 위한 제2 선택수단; 및 상기 제2 선택부에서 제공된 기준전압을 입력받아 구동하는 회로부를 포함하는 반도체메모리소자를 제공한다. The present invention provides a semiconductor memory device capable of selecting a level of a reference voltage for stable operation through a test mode. The present invention provides reference voltage providing means for providing a plurality of reference voltages. First selection means for selecting and providing any one of the plurality of reference voltages by considering a metal option; Second selection means for selecting and outputting any one of a plurality of reference voltages output from the first selector and the reference voltage providing means in response to a test mode signal; And a circuit unit configured to receive and drive the reference voltage provided from the second selector.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 기준전압의 레벨을 선택하기 위한 테스트모드를 갖는 반도체메모리소자에 관한 것이다.The present invention relates to semiconductor design technology, and more particularly to a semiconductor memory device having a test mode for selecting a level of a reference voltage.
현재 반도체메모리소자의 동작 중에는 전압의 레벨에 의존적인 동작들이 있다. 그런데, 이러한 전압의 레벨은 공정이나 또는 온도 등과 같은 요인으로 인해 변한다. 따라서, 이러한 환경적 요소에도 불구하고 안정적인 반도체메모리소자의 동작을 얻기위해, 상황에 따른 전압의 레벨을 선택하는 노력들이 있어왔다.Currently, there are operations depending on the level of the voltage in the operation of the semiconductor memory device. However, the level of this voltage changes due to factors such as process or temperature. Therefore, in order to obtain stable semiconductor memory device operation despite these environmental factors, efforts have been made to select voltage levels according to circumstances.
도 1은 종래기술에 따른 파워업신호 발생장치의 내부회로도이다.1 is an internal circuit diagram of a power up signal generator according to the prior art.
도 1을 참조하면, 종래기술에 따른 파워업신호 발생장치는 2개의 기준전압을 제공하기 위한 기준전압 발생부(10)와, 메탈옵션(opt0, opt1)으로 구현되어 기준전압 발생부(10)의 출력전압 중 하나를 선택적으로 출력하기 위한 선택부(20)와, 선택부(20)의 출력전압 레벨에 따라 파워업신호(pwrup)를 출력하기 위한 파워업신호 생성부(30)를 구비한다.Referring to FIG. 1, the power up signal generator according to the related art is implemented with a reference voltage generator 10 for providing two reference voltages, and metal options opt0 and opt1 to generate a reference voltage generator 10. A selector 20 for selectively outputting one of the output voltages of the power supply and a power-up signal generator 30 for outputting a power-up signal pwrup according to the output voltage level of the selector 20. .
파워업신호 발생장치는 공정 및 온도 등에 의한 파워업신호 생성부(30) 내 NMOS트랜지스터의 문턱전압의 레벨변화가 보상될 수 있도록 메탈옵션(opt0, opt1)을 통해 기준전압을 공급한다. 이는 공정 및 온도 등에 의해 NMOS트랜지스터의 문턱전압의 레벨이 변하여, 기준전압이 원하는 레벨까지 상승하지 않았음에도 불구하고 파워업신호(pwrup)가 활성화되어 발생되는 칩의 오동작을 방지하기 위한 것이다.The power-up signal generator supplies a reference voltage through the metal options opt0 and opt1 to compensate for the level change of the threshold voltage of the NMOS transistor in the power-up signal generator 30 due to process and temperature. This is to prevent the chip malfunction caused by the power-up signal pwrup being activated even though the threshold voltage level of the NMOS transistor is changed by the process and the temperature, and the reference voltage does not rise to the desired level.
한편, 전술한 파워업신호 발생장치는 메탈옵션을 통해 원하는 레벨의 기준전압을 선택하기 때문에, 물리적 경제적으로 소모되는 비용이 크다. 왜냐하면, 메탈옵션을 변경하기 위해서 마스크를 변경하여 새롭게 메모리를 제조하거나 고가의 장비를 이용하여 메탈레이어에 직접 물리적 변화를 가해야하기 때문이다.On the other hand, since the power-up signal generator described above selects a reference voltage of a desired level through a metal option, the cost of physical and economical consumption is high. This is because in order to change the metal options, a mask must be changed to manufacture a new memory or expensive equipment may be used to directly change the metal layer.
또한, 이러한 문제점은 기준전압의 레벨에 따라 반도체메모리소자의 오버드라이빙을 수행하는 경우에도 발생하는데, 이에관해 다음 도면을 참조하여 살펴보도록 한다.This problem also occurs when overdriving the semiconductor memory device according to the level of the reference voltage. This will be described with reference to the following drawings.
도 2는 다른 종래기술에 따른 오버드라이빙 장치의 내부 회로도이다.2 is an internal circuit diagram of another overdriving apparatus according to the related art.
도 2를 참조하면, 종래기술에 따른 오버드라이빙 장치는 노말전압(VCORE)을 공급하기 위한 노말공급원과, 메모리셀어레이블록(40)과, 메모리셀어레이블록(40)의 비트라인 쌍(BL, /BL)의 전압차를 감지 및 증폭하기 위한 비트라인감지증폭기 에러이블록(50)과, 2개 레벨의 기준전압을 제공하기 위한 기준전압 생성부(60)와, 메탈옵션(opt2, opt3)으로 구현되어 기준전압 생성부(60)의 출력전압을 선택적으로 출력하기 위한 선택부(70)와, 오버드라이빙 개시신호(over_on)에 응답하여 선택부(70)의 출력전압에 대응하는 노말전압(VCORE)의 레벨을 감지하여 오버드라이빙 제어신호(over_enb)를 출력하기 위한 오버드라이빙제어신호 생성부(80)와, 비트라인 구동신호(SAP)에 응답하여 노말전압원과의 연결노드에 걸린 전압으로 비트라인 감지증폭기 전원라인 RTO을 드라이빙하기 위한 PMOS트랜지스터(PM1)와, 오버드라이빙 제어신호(over_enb)에 응답하여 노말전압원의 연결노드를 오버드라이빙전압(VDD)으로 드라이빙하기 위한 PMOS트랜지스터(PM2)를 구비한다.Referring to FIG. 2, the overdriving apparatus according to the related art includes a normal supply source for supplying a normal voltage VCORE, a memory cell array block 40, and a bit line pair BL of the memory cell array block 40. Bit line sense amplifier error for detecting and amplifying the voltage difference between the < RTI ID = 0.0 > / BL) < / RTI > And a selector 70 for selectively outputting the output voltage of the reference voltage generator 60, and a normal voltage VCORE corresponding to the output voltage of the selector 70 in response to the overdriving start signal over_on. The overdrive control signal generator 80 for detecting the level of the overdrive control signal (over_enb) and outputting the overdrive control signal (over_enb), and the bit line with a voltage applied to the node To drive the sense amplifier power line RTO In response to the PMOS transistor (PM1) and the over-driving control signals (over_enb) and a PMOS transistor (PM2) for driving the connection node of the voltage source to the normal over-driving voltage (VDD).
전술한 오버드라이빙 장치는 워드라인(WL)의 활성화 시로부터 일정시간 동안 노말공급원의 연결노드에 노말전압(VCORE)보다 높은 오버드라이빙전압(VDD)을 공급하여, 이후 비트라인 감지증폭기(50)의 구동등으로 인한 노말전압(VCORE)의 레벨 하강으로 인해 발생되는 동작 지연을 방지한다.The above-described overdriving apparatus supplies the overdriving voltage VDD higher than the normal voltage VCORE to the connection node of the normal supply source for a predetermined time from the activation of the word line WL, and then the bit line sense amplifier 50 This prevents operation delay caused by the level drop of the normal voltage VCORE due to the driving light.
구체적으로, 오버드라이빙 동작구간은 워드라인(WL)의 활성화 시 부터 노말전압원의 연결노드의 전압이 오버드라이빙 제어신호 생성부(80)에 공급되는 기준전압(Vref) 레벨까지 상승할 때 까지이다. Specifically, the overdriving operation period is from the activation of the word line WL until the voltage of the connection node of the normal voltage source rises to the reference voltage Vref level supplied to the overdriving control signal generator 80.
따라서, 적정한 오버드라이빙 구동시간을 얻기 위해서는 공정 및 온도 등에 따라 적정한 레벨의 기준전압을 공급하는 것이 중요하며, 이를 위해 전술한 오버드라이빙장치에서는 메탈옵션(opt2, opt3)으로 구현된 노말모드 선택부(70)를 통해 이를 구현한다.Therefore, in order to obtain an appropriate overdriving driving time, it is important to supply a reference voltage having an appropriate level according to a process and a temperature. For this purpose, in the above-mentioned overdriving apparatus, the normal mode selection unit implemented with the metal options opt2 and opt3 ( 70) to implement this.
한편, 전술한 오버드라이빙 장치 내 노말모드 선택부(70)가 메탈옵션(opt2, opt3)으로 구현되어있기 때문에, 파워업신호 발생장치에서 야기되었던 문제가 동일하게 발생된다.On the other hand, since the above-described normal mode selector 70 in the overdriving apparatus is implemented with the metal options opt2 and opt3, the same problem caused by the power-up signal generator is generated.
그러므로, 전술한 파워업신호 발생장치 및 오버드라이빙 장치와 같이 공정 및 온도 등에 따른 적정한 레벨의 내부전원전압 레벨을 메탈옵션을 통해 선택하는 반도체메모리소자의 경우, 메탈옵션을 변경하기 위해 마스크를 변경하여 새롭게 메모리를 제작하거나, 고가의 장비를 이용하여 메탈레이어에 직접적으로 물리적 변화를 가해야하므로, 테스트 비용이 상승한다.Therefore, in the case of a semiconductor memory device that selects an internal power supply voltage level of an appropriate level according to a process and temperature, such as the power up signal generator and the overdriving device, through a metal option, the mask may be changed to change the metal option. Test costs go up because new memory or expensive equipment must be used to make physical changes directly to the metal layer.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 안정적 동작을 위한 기준전압의 레벨을 테스트모드를 통해 선택할 수 있는 반도체메모리소자를 제공한다. The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor memory device capable of selecting a level of a reference voltage for stable operation through a test mode.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 복수의 기준전압을 제공하는 기준전압제공수단; 메탈옵션을 ㅌ오해 상기 복수의 기준전압 중 어느 한 기준전압을 선택하여 제공하는 제1 선택수단; 테스트모드신호에 응답하여 상기 제1 선택부와 상기 기준전압제공수단으로부터 출력된 복수의 기준전압 중에서 어느 한 기준전압을 선택하여 출력하기 위한 제2 선택수단; 및 상기 제2 선택부에서 제공된 기준전압을 입력받아 구동하는 회로부를 포함한다.According to an aspect of the present invention, there is provided a semiconductor memory device, comprising: reference voltage providing means for providing a plurality of reference voltages; First selection means for selecting and providing any one of the plurality of reference voltages by considering a metal option; Second selection means for selecting and outputting any one of a plurality of reference voltages output from the first selector and the reference voltage providing means in response to a test mode signal; And a circuit unit configured to receive and drive the reference voltage provided from the second selector.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
(제1 실시예)(First embodiment)
도 3은 본 발명의 제1 실시 예에 따른 파워업신호 발생장치의 내부 회로도이다.3 is an internal circuit diagram of a power up signal generator according to a first embodiment of the present invention.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 파워업신호 발생장치는 다양한 레벨의 기준전압을 생성하기 위한 기준전압 발생부(100)와, 메탈옵션(opt4, opt5)으로 구현되어 기준전압 발생부(100)의 출력전압 중 하나를 선택적으로 출력하기 위한 제1 선택부(200)와, 테스트모드신호(tm_enter_pulse, tm_exit_pulseb)에 응답하여 기준전압 발생부(100)로 부터 출력되는 2개의 기준전압과, 제1 선택부(200)의 출력전압 중에서 어느 하나를 선택적으로 출력하기 위한 제2 선택부(300)와, 제2 선택부(300)의 출력전압 레벨에 따라 파워업신호(pwrup)를 출력하기 위한 파워업신호 생성부(400)를 구비한다.Referring to FIG. 3, the power-up signal generating apparatus according to the first embodiment of the present invention is implemented by the reference voltage generator 100 and the metal options opt4 and opt5 for generating reference voltages of various levels. The first selector 200 for selectively outputting one of the output voltages of the voltage generator 100 and two output from the reference voltage generator 100 in response to the test mode signals tm_enter_pulse and tm_exit_pulseb. The power-up signal pwrup according to the output voltage level of the second selector 300 and the second selector 300 for selectively outputting any one of the reference voltage and the output voltage of the first selector 200. ) Is provided with a power-up signal generator 400.
그리고 기준전압 발생부(100)는 직렬로 연결된 복수의 저항(R1, R2, R3)을 통해 전원전압을 디바이딩하여 다양한 레벨의 기준전압 V1 및 V2를 생성한다. The reference voltage generator 100 divides the power supply voltage through a plurality of resistors R1, R2, and R3 connected in series to generate reference voltages V1 and V2 of various levels.
제2 선택부(300)는 레벨선택신호(code), 테스트진입신호(tm_enter_pulse), 및 테스트탈출신호(tm_exit_pulseb)를 디코딩하여 선택신호(tm_pwrupb, tm_pwrup<0>, tm_pwrup<1>)를 출력하기 위한 디코딩부(320)와, 선택신호 tm_pwrup<0>에 응답하여 기준전압 발생부(100)의 출력전압 V1를 전달하기 위한 트랜스퍼게이트(TG1)와, 선택신호 tm_pwrup<1>에 응답하여 기준전압 발생부(100)의 출력전압 V2를 전달하기 위한 트랜스퍼게이트(TG2)와, 선택신호 tm_pwrupb에 응답하여 제1 선택부(200)의 출력전압을 전달하기 위한 트랜스퍼게이트(TG3)로 이루어진 선택부(340)를 구비한다.The second selector 300 decodes the level selection signal code, the test entry signal tm_enter_pulse, and the test exit signal tm_exit_pulseb to output the selection signals tm_pwrupb, tm_pwrup <0>, and tm_pwrup <1>. The decoding unit 320, a transfer gate TG1 for transmitting the output voltage V1 of the reference voltage generator 100 in response to the selection signal tm_pwrup <0>, and a reference voltage in response to the selection signal tm_pwrup <1>. A selection unit including a transfer gate TG2 for transmitting the output voltage V2 of the generator 100 and a transfer gate TG3 for delivering the output voltage of the first selection unit 200 in response to the selection signal tm_pwrupb ( 340.
참고적으로, 레벨선택신호(code), 테스트진입신호(tm_enter_pulse), 및 테스트탈출신호(tm_exit_pulseb)는 칩의 데이터핀(DQ) 또는 어드레스핀(ADD)을 통해 입력받는다.For reference, the level selection signal code, the test entry signal tm_enter_pulse, and the test exit signal tm_exit_pulseb are input through the data pin DQ or the address pin ADD of the chip.
도 4는 도 3의 디코딩부(320)의 내부 회로도이다. 4 is an internal circuit diagram of the decoding unit 320 of FIG. 3.
도 4를 참조하면, 디코딩부(320)는 레벨선택신호(code)와 테스트진입신호(tm_enter_pulse)를 셋신호로 가지며, 테스트탈출신호(tm_exit_pulseb)를 리셋신호로 가져 선택신호 tm_pwrup<0>를 출력하기 위한 RS 래치(322)와, 반전된 레벨선택신호와 테스트진입신호(tm_enter_pulse)를 셋신호로 가지며, 테스트탈출신호(tm_exit_pulseb)를 리셋신호로 가져 선택신호 tm_pwrup<1>를 출력하기 위한 RS 래치(324)와, 선택신호 tm_pwrup<0> 및 tm_pwrup<1>를 입력으로 가져 선택신호 tm_pwrupb를 출력시키기 위한 노어게이트(NR1)를 구비한다.Referring to FIG. 4, the decoding unit 320 has a level selection signal code and a test entry signal tm_enter_pulse as set signals, and outputs a selection signal tm_pwrup <0> by bringing the test exit signal tm_exit_pulseb as a reset signal. RS latch 322, and an inverted level selection signal and a test entry signal (tm_enter_pulse) as set signals, and a test exit signal (tm_exit_pulseb) as a reset signal and an RS latch for outputting the selection signal tm_pwrup <1>. 324 and a knock gate NR1 for outputting the selection signal tm_pwrupb with the selection signals tm_pwrup <0> and tm_pwrup <1> as inputs.
도 5는 도 4의 회로의 동작 파형도이며, 도 6은 도 3의 회로의 동작 파형도이다.5 is an operational waveform diagram of the circuit of FIG. 4, and FIG. 6 is an operational waveform diagram of the circuit of FIG. 3.
도 3 내지 도 6를 참조하면, 본 발명의 제1 실시예에 따른 파워업신호 발생장치의 동작을 살펴보도록 한다.3 to 6, the operation of the power-up signal generator according to the first embodiment of the present invention will be described.
먼저, 디코딩부(320)는 테스트진입신호(tm_enter_pulse)의 활성화 시 레벨선택신호(code)가 논리레벨 '로우'를 가지므로, 선택신호 tm_pwrup<0>를 활성화시키고, 이후 테스트탈출신호(tm_exit_pulseb)의 활성화 시 선택신호 tm_pwrup<0>를 비활성화시킨다. 또한, 테스트모드에 진입하면 레벨선택신호(code)의 레벨과는 관계없이 선택신호 tm_pwrupb를 활성화 시킨다. 따라서, 선택부(340) 내 트랜스퍼게이트(TG1)에 의해 기준전압 발생부(100)의 출력전압 V1이 기준전압(VTRG)으로 전달된다.First, the decoding unit 320 activates the selection signal tm_pwrup <0> since the level selection signal code has a logic level 'low' when the test entry signal tm_enter_pulse is activated, and then the test escape signal tm_exit_pulseb. Deactivates the selection signal tm_pwrup <0> upon activation of. In addition, when entering the test mode, the selection signal tm_pwrupb is activated regardless of the level of the level selection signal code. Therefore, the output voltage V1 of the reference voltage generator 100 is transferred to the reference voltage V TRG by the transfer gate TG1 in the selector 340.
따라서, 전원전압 VDD의 레벨이 점차 상승함에 따라 기준전압(VTRG)의 레벨이 상승하여 파워업신호 생성부(400)내 NMOS트랜지스터의 문턱전압 이상이되면, 파워업신호(pwrup)가 활성화된다.Therefore, when the level of the reference voltage V TRG rises as the level of the power supply voltage VDD gradually increases, and becomes greater than or equal to the threshold voltage of the NMOS transistor in the power-up signal generator 400, the power-up signal pwrup is activated.
또한, 레벨선택신호(code)가 논리레벨 '하이'를 갖는 경우에는 디코딩부(320)가 선택신호 tm_pwrup<1> 및 tm_pwrupb를 활성화시켜, 트랜스퍼게이트(TG2)를 통해 기준전압 발생부(100)의 출력전압 V2가 기준전압(VTRG)으로 전달되도록하며, 기준전압(VTRG)의 레벨이 문턱전압 이상으로 상승되면 파워업신호(pwrup)가 활성화되도록 한다.In addition, when the level selection signal code has a logic level 'high', the decoding unit 320 activates the selection signals tm_pwrup <1> and tm_pwrupb, and transmits the reference voltage generator 100 through the transfer gate TG2. When the output voltage V2 is to be delivered and the reference voltage (V TRG), the level of the reference voltage (V TRG) rises above the threshold voltage so that power-up signal (pwrup) is activated.
이와같이 본 발명의 제1 실시예에 따른 파워업신호 발생장치는 제2 선택부(300)를 통해 테스트모드에서 공정 및 온도에 따른 적정한 레벨의 기준전압을 선택할 수 있다. 이는 종래기술에 따른 파워업신호 발생장치와 같이 물리적으로 회로를 수정하는 과정이 요구되지 않으므로 테스트시간을 줄일 수 있으며, 마스크 등이 필요하지 않으므로 테스트 비용을 절감할 수 있다.As such, the power-up signal generator according to the first exemplary embodiment of the present invention may select a reference voltage having an appropriate level according to a process and a temperature in the test mode through the second selector 300. Since the process of physically modifying the circuit is not required like the power-up signal generator according to the prior art, the test time can be reduced, and since the mask is not required, the test cost can be reduced.
(제2 실시예)(2nd Example)
도 7은 본 발명의 제2 실시예에 따른 오버드라이빙 장치의 내부 회로도이다.7 is an internal circuit diagram of an overdriving apparatus according to a second embodiment of the present invention.
도 7를 참조하면, 오버드라이빙 장치는 노말전압(VCORE)을 공급하기 위한 전원공급원과, 메모리셀어레이블록(500)과, 메모리셀어레이블록(500)의 비트라인 쌍(BL, /BL)의 전압차를 감지 및 증폭하기 위한 비트라인감지증폭기 에러이블록(600)과, 다양한 레벨의 기준전압을 생성하기 위한 기준전압 발생부(700)와, 메탈옵션(opt6, opt7)으로 구현되어 기준전압 발생부(100)의 출력전압 중 하나를 선택적으로 출력시키기 위한 노말모드 선택부(800)와, 테스트모드신호(tm_enter_pulse, tm_exit_pulseb)에 응답하여 기준전압 발생부(700)의 출력전압 또는 노말모드 선택부(800)의 출력전압 중 선택적으로 출력시키기 위한 제2 선택부(300)와, 전원공급원과의 연결노드에 걸린 전압으로 비트라인 감지증폭기 어레이블록(600)의 전원라인 RTO을 구동하기 위한 PMOS트랜지스터(PM3)와, 노말전압(VCORE) 보다 높은 오버드라이빙전압(VDD)으로 연결노드를 구동하기 위한 PMOS트랜지스터(PM4)와, 제2 선택부(300)의 출력전압에 대한 연결노드의 전압 레벨 상태를 검출하여 PMOS트랜지스터(PM4)을 제어하는 오버드라이빙제어신호(over_enb)를 생성하기 위한 오버드라이빙 제어신호생성부(900)를 구비한다.Referring to FIG. 7, the overdriving apparatus includes a power supply source for supplying a normal voltage VCORE, a memory cell array block 500, and a pair of bit lines BL and / BL of the memory cell array block 500. The bit line detection amplifier error for detecting and amplifying the voltage difference is implemented by the block 600, the reference voltage generator 700 for generating the reference voltages of various levels, and the metal options opt6 and opt7 to generate the reference voltage. The normal mode selection unit 800 for selectively outputting one of the output voltages of the unit 100 and the output voltage or the normal mode selection unit of the reference voltage generator 700 in response to the test mode signals tm_enter_pulse and tm_exit_pulseb. A PMOS transistor for driving the power line RTO of the bit line detection amplifier array block 600 with a voltage applied to a second node 300 for selectively outputting an output voltage of the 800 and a node connected to a power supply. (PM3) and normal voltage ( VCORE) detects the voltage level of the PMOS transistor PM4 for driving the connection node with a higher overdriving voltage VDD and the connection node with respect to the output voltage of the second selector 300, and thereby the PMOS transistor PM4. And an overdriving control signal generator 900 for generating an overdriving control signal over_enb.
도 8은 도 7의 회로의 동작 파형도로서, 이를 참조하여 제2 실시예에 따른 오버드라이빙 장치의 동작을 간략히 살펴보도록 한다.FIG. 8 is an operation waveform diagram of the circuit of FIG. 7, and with reference to this, the operation of the overdriving apparatus according to the second embodiment will be briefly described.
테스트진입신호(tm_enter_pulse)가 인가되면 디코딩부(320)가 레벨선택신호(code)에 따라 선택신호를 활성화시켜, 선택부(340)가 노말모드 선택부(800)의 출력신호는 전달하지 않고 선택신호에 의해 선택된 기준전압을 전달하도록 한다. 오버드라이빙 제어신호생성부(900)가 오버드라이빙 개시신호(over_on)에 응답하여 오버드라이빙 제어신호(over_enb)를 활성화시켜 노말전압원의 연결노드 전압이 상승되도록 하며, 이후 기준전압 레벨 이상 상승하게되면 오버드라이빙 제어신호(over_enb)를 비활성화시켜 노말전압원의 연결노드 전압이 더 이상 상승되지 않도록 한다.When the test entry signal tm_enter_pulse is applied, the decoding unit 320 activates the selection signal according to the level selection signal code, so that the selection unit 340 does not transmit the output signal of the normal mode selection unit 800. The reference voltage selected by the signal is transmitted. The overdriving control signal generator 900 activates the overdriving control signal over_enb in response to the overdriving start signal over_on to increase the connection node voltage of the normal voltage source. The driving control signal over_enb is deactivated so that the connection node voltage of the normal voltage source does not increase any more.
도면에 도시된바와 같이, 높은 레벨의 기준전압이 선택된 경우 a의 오버드라이빙 구동시간이 낮은 레벨의 기준전압이 선택된 경우 b에 비해 보다 길다.As shown in the figure, when a high level reference voltage is selected, the overdriving driving time of a is longer than b when a low level reference voltage is selected.
본 발명의 제2 실시예에 따른 오버드라이빙장치는 테스트모드를 통해 오버드라이빙의 동작시간을 결정하기 위한 기준전압의 레벨을 선택하므로, 제1 실시예에서 제시된 파워업신호 발생장치와 동일한 효과를 얻을 수 있다.Since the overdriving apparatus according to the second embodiment of the present invention selects the level of the reference voltage for determining the operation time of the overdriving through the test mode, the same effect as the power-up signal generator shown in the first embodiment can be obtained. Can be.
한편, 전술한 제1 실시예에 따른 파워업신호 발생장치와, 제2 실시에에 따른 오버드라이빙장치를 구비하는 반도체메모리소자와 같이 내부전원전압의 레벨에 의존적인 동작을 수행하는 경우, 전술한 바와 같이 공정 및 온도 등에 따른 기준전압을 테스트모드를 통해 선택할 수 있으므로 테스트에 따른 시간 및 비용을 줄일 수 있다. 이는 종래 공정 및 온도 등에 따른 기준전압의 레벨을 메탈옵션을 통해 선택하였기 때문에, 마스크를 변경하여 새롭게 메모리를 제작하거나 고가의 장비를 이용하여 메탈레이어에 직접적으로 물리적 변화를 가하는 과정 등이 필요하지 않아 테스트에 따른 비용 및 시간을 줄일 수 있다.On the other hand, when performing the operation depending on the level of the internal power supply voltage, such as the semiconductor memory device including the power-up signal generator according to the first embodiment and the overdriving device according to the second embodiment As described above, the reference voltage according to the process and temperature can be selected through the test mode, thereby reducing the time and cost of the test. Since the level of the reference voltage according to the conventional process and temperature is selected through the metal option, there is no need to change the mask to make a new memory or to directly change the metal layer by using expensive equipment. The cost and time of testing can be reduced.
전술한 본 발명에서 예시된 파워업신호 발생장치 및 오버드라이빙장치는 내부전원전압의 레벨에 의존적인 동작을 수행하는 경우에 대한 하나의 예로서, 본 발명은 반도체메모리소자 내에서 내부전원전압의 레벨에 의존적인 동작을 하는 장치에 적용 가능하다.The power-up signal generator and the overdriving apparatus illustrated in the above-described embodiments of the present invention perform an operation dependent on the level of the internal power supply voltage. The present invention provides a level of the internal power supply voltage in a semiconductor memory device. Applicable to devices that depend on
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 내부전원전압의 레벨에 의존적인 동작을 수행하는 반도체메모리소자에 있어서, 공정 및 온도 등에 의해 내부전원전압의 레벨이 변하는 경우 이를 그 상황에 따라 적정한 레벨의 내부전원전압을 테스트모드와 같이 소프트적으로 선택할 수 있으므로, 테스트 비용에 따른 비용을 절감할 수 있다. In the above-described present invention, in the semiconductor memory device performing an operation dependent on the level of the internal power supply voltage, when the level of the internal power supply voltage changes by a process and a temperature, the internal power supply voltage of an appropriate level is determined according to the situation. This can be selected softly, reducing the cost of test.
도 1은 종래기술에 따른 파워업신호 발생장치의 내부회로도.1 is an internal circuit diagram of a power-up signal generator according to the prior art.
도 2는 다른 종래기술에 따른 오버드라이빙 장치의 내부 회로도.2 is an internal circuit diagram of another overdriving device according to the related art.
도 3은 본 발명의 제1 실시 예에 따른 파워업신호 발생장치의 내부 회로도.3 is an internal circuit diagram of a power up signal generator according to a first embodiment of the present invention;
도 4는 도 3의 디코딩부의 내부 회로도.4 is an internal circuit diagram of a decoding unit of FIG. 3.
도 5는 도 4의 회로의 동작 파형도.5 is an operational waveform diagram of the circuit of FIG. 4;
도 6은 도 3의 회로의 동작 파형도.6 is an operational waveform diagram of the circuit of FIG.
도 7은 본 발명의 제2 실시 예에 따른 오버드라이빙 장치의 내부 회로도.7 is an internal circuit diagram of an overdriving apparatus according to a second embodiment of the present invention.
도 8은 도 7의 회로의 동작 파형도. 8 is an operational waveform diagram of the circuit of FIG.
* 도면의 주요부분에 대한 부호의 설명.* Explanation of symbols for the main parts of the drawings.
200 : 제1 선택부200: first selection unit
300 : 제2 선택부 300: second selection unit
Claims (8)
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|---|---|---|---|
| KR1020040043916A KR20050118808A (en) | 2004-06-15 | 2004-06-15 | Semiconductor memory device with test-mode for selecting level of reference voltage |
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| KR1020040043916A KR20050118808A (en) | 2004-06-15 | 2004-06-15 | Semiconductor memory device with test-mode for selecting level of reference voltage |
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| KR1020040043916A KR20050118808A (en) | 2004-06-15 | 2004-06-15 | Semiconductor memory device with test-mode for selecting level of reference voltage |
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| KR (1) | KR20050118808A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593148B1 (en) * | 2005-05-30 | 2006-06-28 | 주식회사 하이닉스반도체 | Over-driver circuit of semiconductor memory device with option capable of changing type of the same |
| KR100780639B1 (en) * | 2006-09-28 | 2007-11-30 | 주식회사 하이닉스반도체 | Power up circuit of semiconductor device |
| US8254185B2 (en) | 2009-02-04 | 2012-08-28 | Samsung Electronics Co., Ltd. | Semiconductor device for generating internal voltage and memory system including the semiconductor device |
-
2004
- 2004-06-15 KR KR1020040043916A patent/KR20050118808A/en not_active Application Discontinuation
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