KR20050118471A - A method for forming an isolation layer in semiconductor device and a method for a gate oxide using the same - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성방법 및 이를 이용한 게이트 산화막 형성방법에 관한 것으로, 반도체 소자 제조공정에서 게이트 산화막 증착 전에 실시되는 다수의 세정공정에 의해 소자 분리막에 모트(moat)가 발생되는 것을 방지하기 위하여 소자 분리막 상에 질화막을 증착한다. 따라서, 본 발명은 STI(Shallow Trench Isolation) 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등이 발생하는 것을 방지할 수 있다. 더우기, 소자 분리막의 모서리 부위에 발생되는 모트를 방지하여 게이트 산화막의 얇아짐 현상을 방지함으로써 GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지할 수 있다. The present invention relates to a method of forming a device isolation film of a semiconductor device and a method of forming a gate oxide film using the same, and to prevent the occurrence of a moat in the device isolation film by a plurality of cleaning processes performed before the deposition of the gate oxide film in a semiconductor device manufacturing process. In order to deposit a nitride film on the device isolation film. Accordingly, the present invention prevents the occurrence of a moat at the corners of the device isolation layer during the device isolation layer formation process of the semiconductor device using the shallow trench isolation (HTI) method, thereby improving the hump phenomenon and the inverse narrow width effect. ) Phenomenon can be prevented from occurring. Furthermore, by preventing the mott generated at the corners of the device isolation layer, the thinning of the gate oxide layer is prevented, thereby preventing the reliability characteristics of semiconductor devices such as GOI (Gate Oxide Integrity) and Time Dependent Dielectric Breakdown (TDDB). Can be.
Description
본 발명은 반도체 소자의 소자 분리막 형성방법 및 이를 이용한 게이트 산화막 형성방법에 관한 것으로, 특히 STI 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등이 발생하는 것을 방지하는 한편, GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지 할 수 있는 반도체 소자의 소자 분리막 형성방법 및 게이트 산화막 형성방법에 관한 것이다. The present invention relates to a method of forming a device isolation layer of a semiconductor device and a method of forming a gate oxide layer using the same, and in particular, to prevent a moat from occurring at the corners of the device isolation layer during the device isolation layer formation process of the semiconductor device using the STI method. It prevents the occurrence of a hump phenomenon and an inverse narrow width effect (INWE), and prevents deterioration of reliability characteristics of semiconductor devices such as gate oxide integrity (GOI) and time dependent dielectric breakdown (TDDB). The present invention relates to a device isolation film formation method and a gate oxide film formation method of a semiconductor device.
최근에는 로직(logic) 0.25급 이하의 소자 분리공정에서는 STI(Shallow Trench Isolation) 방식이 사용되고 있다. STI 방식은 기존의 LOCOS(LOCal Oxidation of Silicon) 방식에서 발생되는 문제, 예컨대 버즈 비크(bird's beak) 현상을 해결하였다. Recently, STI (Shallow Trench Isolation) method is used in the isolation process of logic 0.25 or lower. The STI method solves a problem occurring in the conventional LOCOS (LOCal Oxidation of Silicon) method, for example, a bird's beak phenomenon.
그러나, STI 방식을 통해 형성된 트렌치(trench)의 구조적인 특성상 공정진행시 여러가지 문제가 발생되고 있다. 첫째, 트렌치를 형성하기 위한 식각공정 후 액티브 영역(active region)의 모서리(edge)가 날카롭게(sharp) 형성된다. 둘째, 후속 SC-1을 이용한 세정공정과 같은 화학처리에 의해 도 9에 도시된 'A'와 같이 소자 분리막의 모서리 부위에서 산화막이 과다 침식(encroaching)되어 모트(moat)가 발생된다. 셋째, 도 10에 도시된 'B'와 같이 모트 발생 부위에서 게이트 산화막이 얇게 형성된다. 통상, 상기에서 SC-1을 이용한 세정공정은 게이트 산화막 증착 전에 실시된다. However, due to the structural characteristics of the trench formed through the STI method, various problems occur during the process. First, an edge of an active region is sharply formed after an etching process for forming a trench. Second, the oxide film is excessively eroded at the corners of the device isolation layer as shown in FIG. 9 by a chemical treatment such as a cleaning process using a subsequent SC-1 to generate a moat. Third, the gate oxide film is thinly formed at the mote generating region as shown in 'B' of FIG. 10. Usually, the cleaning process using SC-1 is performed before the deposition of the gate oxide film.
상기한 문제들은 반도체 소자의 비정상적인 동작, 예컨대 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등을 발생시키는 한편, GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 신뢰성 특성을 저하시키는 요인이 된다. 여기서, TDDB는 반도체 소자 동작 중 게이트 산화막이 얼마 정도까지 브레이크 다운(breakdown) 없이 동작할 수 있는 지를 평가하는 가장 중요한 신뢰성 항목이다. 한편, 도 9 및 도 10에서 미설명된 참조부호 '1'은 반도체 기판이고, '2'는 소자 분리막이고, '3'은 게이트 산화막이며, '4'는 폴리 실리콘막이다. The above problems cause abnormal operation of the semiconductor device, such as a hump phenomenon and an inverse narrow width effect (INWE) phenomenon, while maintaining reliability characteristics such as gate oxide integrity (GOI) and time dependent dielectric breakdown (TDDB). It is a factor of deterioration. Here, TDDB is the most important reliability item for evaluating how much the gate oxide film can operate without breakdown during semiconductor device operation. 9 and 10, reference numeral '1', which is not described, is a semiconductor substrate, '2' is a device isolation film, '3' is a gate oxide film, and '4' is a polysilicon film.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, STI 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등이 발생하는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, and prevents the occurrence of moat in the corner portion of the device isolation film during the device isolation film formation process of the semiconductor device using the STI method and the hump (hump) phenomenon and An object of the present invention is to provide a device isolation film forming method of a semiconductor device capable of preventing occurrence of an inverse narrow width effect (INWE) phenomenon.
또한, 본 발명은 상기한 반도체 소자의 소자 분리막 형성방법을 통해 게이트 산화막의 얇아짐 현상을 방지하여 GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공하는데 다른 목적이 있다. In addition, the present invention is to prevent the thinning of the gate oxide film through the method of forming a device isolation layer of the semiconductor device to reduce the reliability characteristics of semiconductor devices such as GOI (Gate Oxide Integrity), TDDB (Time Dependent Dielectric Breakdown) Another object is to provide a method for forming a gate oxide film of a semiconductor device which can be prevented.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 패터닝하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 제1 산화막을 증착하는 단계와, 상기 제1 산화막을 제1 습식식각공정을 통해 상기 트렌치의 상부 내측벽의 일부를 노출시키는 단계와, 상기 트렌치를 갖는 전체 구조 상부면의 단차를 따라 질화막을 형성하는 단계와, 상기 질화막 상에 제2 산화막을 증착하는 단계와, 상기 제2 산화막 및 상기 패드 질화막을 평탄화 공정을 통해 제거하여 상기 패드 산화막을 노출시키는 단계와, 상기 패드 산화막을 제2 습식식각공정을 통해 제거하여 상기 질화막을 노출시키는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법이 제공된다. According to an aspect of the present invention for realizing the above object, the step of sequentially depositing a pad oxide film and a pad nitride film on a semiconductor substrate, patterning the pad nitride film, the pad oxide film and a portion of the semiconductor substrate to trench Forming a layer, depositing a first oxide layer to fill the trench, exposing the first oxide layer through a first wet etching process to expose a portion of an upper inner wall of the trench, and having the trench Forming a nitride film along a step of an upper surface of the structure, depositing a second oxide film on the nitride film, and removing the second oxide film and the pad nitride film through a planarization process to expose the pad oxide film; And removing the pad oxide layer through a second wet etching process to expose the nitride layer. A method of forming an element isolation film of a sieve element is provided.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 상기 소자 분리막 형성방법을 이용하여 소자 분리막을 형성하는 단계와, 상기 질화막이 형성된 전체 구조 상부에 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성방법이 제공된다. In addition, according to another aspect of the present invention for achieving the above object, comprising the steps of forming a device isolation film using the device isolation film forming method, and forming a gate oxide film on the entire structure of the nitride film formed; A method of forming a gate oxide film of a semiconductor device is provided.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 그리고, 이하에서 설명되는 동일한 참조부호는 동일한 기능을 수행하는 동일한 구성요소이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In addition, the same reference numerals described below are the same components that perform the same function.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시된 단면도들이다. 그리고, 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위하여 도시된 도면이다. 1 to 7 are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention. 8 is a view illustrating a gate oxide film forming method of a semiconductor device in accordance with a preferred embodiment of the present invention.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(11)이 제공된다. 일례로, 전처리 세정공정은 DHF(Diluted HF)와 SC-1(NH4OH/H2O2/H2O)을 이용하여 실시되거나, BOE(Buffer Oxide Etchant)와 SC-1을 이용하여 실시될 수 있다.Referring to FIG. 1, a semiconductor substrate 11 having an upper surface cleaned through a pretreatment cleaning process is provided. In one example, the pretreatment cleaning process is performed using diluted HF (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O), or using BOE (Buffer Oxide Etchant) and SC-1. Can be.
이어서, 반도체 기판(11) 상에는 패드 산화막(12)과 패드 질화막(13)이 순차적으로 형성된다. 이때, 패드 산화막(12)은 반도체 기판(10)의 상부 표면의 결정결함 및 표면 처리를 위하여 건식 또는 습식산화방식을 이용하여 형성될 수 있다. 그리고, 패드 산화막(12)은 일례로 100Å 내지 150Å의 두께로 형성될 수 있다. 패드 질화막(13)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 통해 증착될 수 있다. 그리고, 패드 질화막(13)은 1500Å 내지 2000Å의 두께로 형성될 수 있다. Subsequently, the pad oxide film 12 and the pad nitride film 13 are sequentially formed on the semiconductor substrate 11. In this case, the pad oxide layer 12 may be formed using a dry or wet oxidation method for crystal defects and surface treatment of the upper surface of the semiconductor substrate 10. The pad oxide film 12 may be formed to have a thickness of, for example, 100 kPa to 150 kPa. The pad nitride layer 13 may be deposited through a deposition process using a low pressure chemical vapor deposition (LPCVD) method. The pad nitride film 13 may be formed to a thickness of 1500 kPa to 2000 kPa.
이어서, 패드 질화막(13)의 증착공정이 완료된 전체 구조 상부에는 포토레지스트(photoresist)가 도포된다. 그리고, 상기 포토레지스트에 대하여 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern; 14)을 형성한다. Subsequently, a photoresist is applied on the entire structure where the deposition process of the pad nitride film 13 is completed. In addition, an exposure process and a development process using a photo mask are sequentially performed on the photoresist to form a photoresist pattern 14.
이어서, 포토레지스트 패턴(14)을 이용한 식각공정을 실시하여 트렌치(15)를 형성한다. Next, an etching process using the photoresist pattern 14 is performed to form the trench 15.
도 2를 참조하면, 도 1에서 식각 마스크로 사용된 포토레지스트 패턴(14)은 스트립(strip) 공정을 통해 제거된다. Referring to FIG. 2, the photoresist pattern 14 used as an etching mask in FIG. 1 is removed through a strip process.
이어서, 트렌치(15)가 완전히 매립되도록 전체 구조 상부에는 소자 분리막용 산화막(16)이 증착된다. 소자 분리막용 산화막(16)은 일례로 HDP(High Density Plasma) 산화막으로 형성될 수 있다. 그리고, HDP 산화막(16)은 5000Å 내지 6000Å의 두께로 형성될 수 있다. Subsequently, an oxide film 16 for device isolation is deposited on the entire structure so that the trench 15 is completely buried. The oxide isolation layer 16 for the device isolation layer may be formed of, for example, an HDP (High Density Plasma) oxide layer. In addition, the HDP oxide layer 16 may be formed to a thickness of 5000 kV to 6000 kV.
도 3을 참조하면, 도 2에서 증착된 HDP 산화막(16)은 습식식각공정에 의해 식각된다. 이때, HDP 산화막(16)은 트렌치(15)의 상부 내측벽의 일부가 노출될 때까지 식각된다. 그리고, 습식식각공정은 산화막과 질화막 간의 식각 선택비가 높은 습식용액으로 실시하는 것이 바람직하다. 이는 가능한 패드 질화막(16)의 손실없이 HDP 산화막(16)만을 식각하기 위함이다. 일례로, 습식용액으로는 HF 용액이 사용될 수 있다. Referring to FIG. 3, the HDP oxide layer 16 deposited in FIG. 2 is etched by a wet etching process. At this time, the HDP oxide layer 16 is etched until a part of the upper inner wall of the trench 15 is exposed. The wet etching process is preferably performed with a wet solution having a high etching selectivity between the oxide film and the nitride film. This is to etch only the HDP oxide layer 16 without losing the possible pad nitride layer 16. In one example, HF solution may be used as a wet solution.
도 4를 참조하면, HDP 산화막(16)의 식각공정이 완료된 전체 구조 상부면의 단차를 따라 보호막(17)이 증착된다. 보호막(17)을 증착하는 이유는 종래기술에서 발생되는 모트(도 9의 'A'참조)와 게이트 산화막 얇아짐 현상(도 10의 'B'참조)을 방지하기 위함이다. 그리고, 보호막(17)은 질화막으로 형성될 수 있으며, 그 두께는 10Å 내지 20Å의 두께로 증착될 수 있다. Referring to FIG. 4, the passivation layer 17 is deposited along a step of an upper surface of the entire structure in which the HDP oxide layer 16 is etched. The reason for depositing the protective film 17 is to prevent the mott (see 'A' in FIG. 9) and the gate oxide thinning phenomenon (see 'B' in FIG. 10) generated in the prior art. In addition, the protective film 17 may be formed of a nitride film, and the thickness thereof may be deposited to a thickness of 10 kV to 20 kV.
도 5를 참조하면, 보호막(17)의 증착공정이 완료된 전체 구조 상부에는 평탄화용 산화막(18)이 증착된다. 평탄화용 산화막(18)을 증착하는 이유는 전체 구조 상부를 CMP(Chemical Mechanical Polishing)를 통해 평탄화하기 위함이다. 평탄화용 산화막(18)은 HDP 산화막으로 형성될 수 있다. HDP 산화막(18)은 1000Å 내지 1500Å의 두께로 증착될 수 있다. 이로써, HDP 산화막(16), 질화막(17) 및 HDP 산화막(18)으로 이루어진 ONO 구조가 형성된다. Referring to FIG. 5, the planarization oxide film 18 is deposited on the entire structure where the deposition process of the protective film 17 is completed. The reason for depositing the planarization oxide film 18 is to planarize the entire structure through chemical mechanical polishing (CMP). The planarization oxide film 18 may be formed of an HDP oxide film. The HDP oxide film 18 may be deposited to a thickness of 1000 GPa to 1500 GPa. As a result, an ONO structure composed of the HDP oxide film 16, the nitride film 17, and the HDP oxide film 18 is formed.
도 6을 참조하면, HDP 산화막(18)의 증착공정이 완료된 전체 구조 상부는 CMP 공정을 통해 평탄화된다. CMP 공정은 패드 질화막(13)이 제거될 때까지 실시되도록 하는 것이 바람직하다. 즉, CMP 공정을 통해 패드 질화막(13)이 제거되어 패드 산화막(12)의 상부 표면이 노출된다. Referring to FIG. 6, the upper portion of the entire structure where the deposition process of the HDP oxide film 18 is completed is planarized through a CMP process. The CMP process is preferably performed until the pad nitride film 13 is removed. That is, the pad nitride layer 13 is removed through the CMP process to expose the upper surface of the pad oxide layer 12.
도 7을 참조하면, 도 6에서 CMP 공정 후, 보호막(17) 사이에 잔존하는 HDP 산화막(18)과 패드 산화막(12)을 습식식각으로 제거한다. 습식식각은 HF 용액으로 실시될 수 있다. 여기서, 보호막(17) 사이에 잔존하는 HDP 산화막(18)의 일부는 보호막(17) 상에 잔류될 수도 있다. 한편, 도 7에 도시된 바와 같이 보호막(17)은 대략 '∪' 형태로 구성된다. 그리고, 도시된 'C'와 같이 소자 분리막용 HDP 산화막(16)의 상부의 모서리 부위에는 종래기술과 같은 모트(도 9의 'A'참조)가 발생되지 않음을 알 수 있다. 이는, 이후 공정에서 진행되는 수많은 화학처리공정시에도 질화막으로 이루어진 보호막(17)이 소자 분리막의 상부의 모서리 부위를 보호하기 때문이다.Referring to FIG. 7, after the CMP process in FIG. 6, the HDP oxide layer 18 and the pad oxide layer 12 remaining between the passivation layer 17 may be removed by wet etching. Wet etching may be performed with HF solution. Here, a part of the HDP oxide film 18 remaining between the protective film 17 may remain on the protective film 17. Meanwhile, as shown in FIG. 7, the passivation layer 17 is formed in a substantially '∪' shape. In addition, as shown in the 'C', it can be seen that a mott as shown in the related art (see 'A' in FIG. 9) does not occur at the corner of the upper portion of the HDP oxide layer 16 for device isolation. This is because the protective film 17 made of a nitride film protects the corner portion of the upper portion of the device isolation film even in a number of chemical treatment processes performed in the subsequent process.
도 8을 참조하면, 도 7의 습식식각이 완료된 전체 구조 상부에는 게이트 산화막(19)이 증착된다. 도시된 'D'와 같이 게이트 산화막(19)의 얇아짐 현상은 더 이상 발생되지 않는다. 이는, 도 7의 'C'에서와 같이 소자 분리막용 HDP 산화막(16)의 상부 모서리 부위에 모트가 발생되지 않기 때문이다. 따라서, 험프 현상 및 INWE 현상 등이 발생하는 것을 방지할 수 있다. 더 나아가, GOI 및 TDDB 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지할 수 있다. Referring to FIG. 8, the gate oxide layer 19 is deposited on the entire structure of the wet etching of FIG. 7. The thinning phenomenon of the gate oxide film 19 no longer occurs as shown in FIG. This is because no moat is generated in the upper edge portion of the HDP oxide layer 16 for device isolation, as shown in 'C' of FIG. 7. Therefore, it is possible to prevent the Hump phenomenon and the INWE phenomenon from occurring. Furthermore, it is possible to prevent deterioration in reliability characteristics of semiconductor devices such as GOI and TDDB.
이어서, 게이트 산화막(19)의 증착공정이 완료된 전체 구조 상부에는 폴리 실리콘막(20)이 증착된다. Subsequently, a polysilicon film 20 is deposited on the entire structure where the deposition process of the gate oxide film 19 is completed.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, STI 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE 현상 등이 발생하는 것을 방지할 수 있다. As described above, according to the present invention, during the device isolation film forming process of the semiconductor device using the STI method, a hump phenomenon and an INWE phenomenon occur by preventing moat from occurring at the corners of the device isolation layer. Can be prevented.
또한, 본 발명에 의하면, 소자 분리막의 모서리 부위에 발생되는 모트를 방지하여 게이트 산화막의 얇아짐 현상을 방지함으로써 GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지할 수 있다. In addition, according to the present invention, by preventing the mott generated in the corner portion of the device isolation layer to prevent the thinning of the gate oxide film, the reliability characteristics of semiconductor devices such as GOI (Gate Oxide Integrity), Time Dependent Dielectric Breakdown (TDDB), etc. The fall can be prevented.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 및 게이트 산화막 형성방법을 설명하기 위하여 도시된 단면도들이다. 1 to 8 are cross-sectional views illustrating a method of forming a device isolation film and a gate oxide film of a semiconductor device according to a preferred embodiment of the present invention.
도 9 및 도 10은 종래기술에 따른 반도체 소자의 소자 분리막 및 게이트 산화막 형성방법을 설명하기 위하여 도시된 단면도들이다. 9 and 10 are cross-sectional views illustrating a method of forming a device isolation film and a gate oxide film of a semiconductor device according to the prior art.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : 반도체 기판11: semiconductor substrate
12 : 패드 산화막12: pad oxide film
13 : 패드 질화막13: pad nitride film
14 : 포토레지스트 패턴14: photoresist pattern
15 : 트렌치15: trench
16, 18 : HDP 산화막16, 18: HDP oxide film
17 : 보화막17: treasure film
19 : 게이트 산화막19: gate oxide film
20 : 폴리 실리콘층20: polysilicon layer
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