KR20050118466A - A method for manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 실리콘 질화막을 이용하여 희생 게이트 전극을 형성한 후 열처리 공정이 포함된 소스/드레인 영역 형성공정을 실시한 다음, 상기 희생 게이트 전극을 제거하고 그 부분에 금속 게이트 전극을 형성한다. 따라서, 본 발명에서는 후속 열처리 공정에 의해 게이트 산화막을 통해 보론 이온이 채널영역으로 침투되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다. The present invention relates to a method for manufacturing a semiconductor device, and the present invention provides a method for forming a sacrificial gate electrode using a silicon nitride film, and then performing a source / drain region forming process including a heat treatment process, and then removing the sacrificial gate electrode. A metal gate electrode is formed in the part. Therefore, in the present invention, it is possible to prevent boron ions from penetrating into the channel region through the gate oxide film by a subsequent heat treatment process, thereby improving reliability of the device.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 보론 이온이 채널 영역으로 침투하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing boron ions from penetrating into a channel region and improving reliability of the device.
현재, 논리소자는 고집적, 소비 전력 감소, 고성능(high performance) 구현 등을 위해 구동전압을 낮추어 가고 있는 추세이다. 이로 인해, 게이트 산화막 두께를 낮추고, 단채널 효과(short channel effect) 등을 개선하기 위해 베리드 채널(burried channel) 동작에서 서피스 채널(surface channel) 동작으로 변경 적용하고 있다. 참고로, 베리드 채널이란 별도의 이온주입 공정을 통해 이온이 주입되어 형성된 채널을 말한다. 그리고, 서피스 채널이란 이온주입 공정을 통해 이온을 주입하는 것이 아니라, 게이트 전극에 인가되는 전압을 통해 형성된 채널을 말한다. Currently, logic devices have been driving down driving voltages for high integration, reduced power consumption, and high performance. Accordingly, in order to lower the gate oxide film thickness and improve short channel effects, the present invention is changed from a buried channel operation to a surface channel operation. For reference, the buried channel refers to a channel formed by implanting ions through a separate ion implantation process. In addition, the surface channel refers to a channel formed through a voltage applied to the gate electrode rather than implanting ions through an ion implantation process.
서피스 채널 동작을 구현하기 위하여 CMOS(Complementary Metal-Oxide-Semiconductor) 소자의 경우 NMOS 게이트 전극에는 'n-' 불순물을 주입하고, PMOS 게이트 전극에는 'p-' 불순물을 주입하여 극성이 서로 다른 두 개의 게이트 전극을 형성하는 것이 보편적이다. 그러나, PMOS 게이트 전극의 경우에는 게이트 전극의 저항을 낮추기 위해 게이트 전극에 주입된 보론(boron) 이온이 후속 열처리 공정에 의해 게이트 산화막을 통해 채널 영역으로 침투하게 된다. 이처럼 보론 이온이 채널 영역으로 침투되는 경우 문턱전압이 변화되어 반도체 소자의 신뢰성을 저하시키게 된다.In order to implement a surface channel operation CMOS (Complementary Metal-Oxide-Semiconductor ) For element NMOS gate electrode 'n -' implanting impurities and, PMOS gate electrode, 'p -' by implanting impurities of the two to each other in polarity different It is common to form gate electrodes. However, in the case of the PMOS gate electrode, boron ions implanted in the gate electrode to penetrate the channel region through the gate oxide film by a subsequent heat treatment process to lower the resistance of the gate electrode. As such, when boron ions penetrate into the channel region, the threshold voltage is changed, thereby reducing the reliability of the semiconductor device.
이처럼, 후속 열처리 공정에 의해 보론 이온이 채널 영역으로 침투되는 것을 개선하기 위하여 열처리 공정시 열처리 온도를 낮추는 방안이 제시되고 있다. 그러나, 열처리 온도를 낮출 경우 주입된 이온이 충분히 확산되지 못하고, 제대로 활성화가 이루어지지 않게 되어 게이트 전극 내에서 이온 결핍 지역(depletion region)이 발생된다. 이에 따라, 문턱전압이 증가되어 구동능력이 저하되는 문제가 발생된다. As such, in order to improve penetration of boron ions into the channel region by a subsequent heat treatment process, a method of lowering the heat treatment temperature during the heat treatment process has been proposed. However, when the annealing temperature is lowered, the implanted ions do not diffuse sufficiently, and activation is not properly performed, resulting in an ion depletion region in the gate electrode. As a result, a problem arises in that the threshold voltage is increased to lower the driving capability.
한편, 게이트 전극의 두께를 낮추어 도핑효율을 증대시킬 경우 PMOS 게이트 전극에서는 보론 침투의 증가 문제가 발생된다. 또한, 소자의 집적회로 게이트 산화막 두께가 얇아짐에 따라 게이트 산화막에서 누설전류가 발생되는 문제점을 해결하기 위해 고유전체를 게이트 산화막으로 적용할 경우 후속 열처리 공정에서 기판의 실리콘, 그리고 전극으로 사용된 폴리 실리콘과 고유전체가 반응하는 문제점이 발생된다. On the other hand, when the thickness of the gate electrode is lowered to increase the doping efficiency, boron penetration increases in the PMOS gate electrode. In addition, in order to solve the problem that the leakage current is generated in the gate oxide film as the thickness of the integrated circuit gate oxide film of the device becomes thin, when the high dielectric material is applied as the gate oxide film, the silicon used as the substrate and the electrode in the subsequent heat treatment process The problem that silicon and the high dielectric react.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서 다음과 같은 목적이 있다. Accordingly, the present invention has been made in view of solving the above problems and has the following object.
먼저, 본 발명은 보론 이온이 채널 영역으로 침투하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. First, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing boron ions from penetrating into a channel region.
또한, 본 발명은 저항이 감소되고, 이온 결핍 지역이 존재하지 않는 게이트 전극을 형성하여 소자의 문턱전압을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing the threshold voltage of the device by forming a gate electrode having a reduced resistance and no ion depletion region.
또한, 본 발명은 게이트 산화막에서 유발되는 누설전류를 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 또 다른 목적이 있다. In addition, another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving a leakage current induced in a gate oxide film.
또한, 본 발명은 게이트 산화막의 누설전류를 개선시키기 위하여 고유전체막을 이용하여 게이트 산화막을 형성하는 경우 고유전체막과 실리콘 간에 발생될 수 있는 반응을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 또 다른 목적이 있다. The present invention also provides a method of manufacturing a semiconductor device capable of preventing a reaction that may occur between the high dielectric film and silicon when the gate oxide film is formed using the high dielectric film to improve the leakage current of the gate oxide film. There is another purpose.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판을 NMOS 영역과 PMOS 영역으로 정의하는 소자 분리막을 형성하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역의 상기 반도체 기판에 각각 웰을 형성하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역의 상기 반도체 기판 상에 각각 희생 게이트 전극을 형성하는 단계와, 상기 희생 게이트 전극의 양측으로 노출된 상기 반도체 기판에 제1 접합영역을 형성하는 단계와, 상기 희생 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측벽으로 노출된 상기 반도체 기판에 제2 접합영역을 형성하는 단계와, 상기 제2 접합영역이 형성된 전체 구조 상부면의 단차를 따라 금속층을 증착한 후 열처리 공정을 실시하여 상기 제2 접합영역 상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층이 형성된 전체 구조 상부에 절연막을 증착한 후 평탄화 공정을 실시하여 상기 NMOS 영역과 상기 PMOS 영역의 상기 희생 게이트 전극의 상부를 노출시키는 단계와, 제1 식각공정을 실시하여 상기 NMOS 영역의 상기 희생 게이트 전극을 제거하는 단계와, 상기 NMOS 영역의 상기 희생 게이트 전극이 제거된 부위에 NMOS 게이트 전극을 형성하는 단계와, 제2 식각공정을 실시하여 상기 PMOS 영역의 상기 희생 게이트 전극을 제거하는 단계와, 상기 PMOS 영역의 상기 희생 게이트 전극이 제거된 부위에 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법이 제공된다. According to an aspect of the present invention for achieving the above object, forming a device isolation film defining a semiconductor substrate as an NMOS region and a PMOS region, and forming a well in the semiconductor substrate of the NMOS region and the PMOS region, respectively Forming a sacrificial gate electrode on the semiconductor substrate of the NMOS region and the PMOS region, respectively, forming a first junction region on the semiconductor substrate exposed to both sides of the sacrificial gate electrode; Forming a spacer on both sidewalls of the sacrificial gate electrode, forming a second junction region on the semiconductor substrate exposed by both sidewalls of the spacer, and a step of an upper surface of the entire structure in which the second junction region is formed Forming a silicide layer on the second junction region by depositing a metal layer and performing a heat treatment process. Depositing an insulating film on the entire structure where the side layer is formed, and then performing a planarization process to expose an upper portion of the sacrificial gate electrode of the NMOS region and the PMOS region, and performing a first etching process to perform the etching of the NMOS region. Removing the sacrificial gate electrode, forming an NMOS gate electrode at a portion from which the sacrificial gate electrode is removed, and performing a second etching process to remove the sacrificial gate electrode of the PMOS region And forming a PMOS gate electrode at a portion from which the sacrificial gate electrode is removed in the PMOS region.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 15는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면들로서, 그 일례로 도시한 CMOS 소자의 단면도들이다. 한편, 이하에서 동일한 참조번호는 동일한 기능을 수행하는 동일한 요소이다. 1 to 15 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. Meanwhile, hereinafter, like reference numerals refer to like elements performing the same function.
도 1을 참조하면, P형 반도체 기판(102)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(104)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.Referring to FIG. 1, after forming a device isolation layer 104 by performing a shallow trench isolation (STI) process to define the P-type semiconductor substrate 102 as an NMOS region and a PMOS region, 'p − ' impurities are formed in the NMOS region. implanting the boron (boron) to form a P- well (P-well) and, PMOS region has 'n -' by implanting phosphorus (phosphorous) impurity to form the N- well (n-well).
그런 다음, NMOS 영역과 PMOS 영역의 문턱전압 조절을 위해 선택적으로 'p-' 불순물과 'n-' 불순물을 주입한 후 주입된 불순물들의 활성화를 위해 열처리 공정을 실시한다.Then, optionally, 'p -' for the threshold voltage control of the NMOS region and the PMOS region and the impurity 'n -' then implanting impurities is subjected to a heat treatment step for the activation of the implanted impurity.
도 2를 참조하면, P-웰 및 N-웰이 형성된 전체 구조 상부에 희생 게이트 산화막(106)(이하, '희생 산화막'이라 함)을 형성한 후 그 상부에 희생 게이트 전극(108)(이하, '희생 전극'이라 함)을 형성한다. 예컨대, 희생 산화막(106)은 반도체 기판(102)의 전면에 수소와 산소 가스 또는 산소 가스 만을 이용하여 열산화막을 성장시켜 형성할 수 있다. 희생 전극(108)은 실리콘 질화막으로 형성할 수 있다. 여기서, 희생 전극(108)을 실리콘 질화막으로 형성하는 이유는 후속 열처리 공정(소오스/드레인 영역 형성공정에 포함)시 보론이 채널영역으로 침투되는 것을 방지하기 위함이다. Referring to FIG. 2, a sacrificial gate oxide film 106 (hereinafter referred to as a sacrificial oxide film) is formed on an entire structure where P-wells and N-wells are formed, and then a sacrificial gate electrode 108 (hereinafter, referred to as a sacrificial oxide film). , A sacrificial electrode). For example, the sacrificial oxide film 106 may be formed by growing a thermal oxide film using only hydrogen and oxygen gas or oxygen gas on the entire surface of the semiconductor substrate 102. The sacrificial electrode 108 may be formed of a silicon nitride film. The reason why the sacrificial electrode 108 is formed of a silicon nitride film is to prevent boron from penetrating into the channel region during a subsequent heat treatment process (included in the source / drain region forming process).
그런 다음, 포토리소그래피(photolithography) 공정을 이용한 식각공정을 실시하여 희생 전극(108), 희생 산화막(106)을 순차적으로 패터닝한다. 이로써, NMOS 영역에는 NMOS 희생 게이트 전극(110)이 형성되고, PMOS 영역에는 PMOS 희생 게이트 전극(112)이 형성된다. Thereafter, an etching process using a photolithography process is performed to sequentially pattern the sacrificial electrode 108 and the sacrificial oxide film 106. As a result, the NMOS sacrificial gate electrode 110 is formed in the NMOS region, and the PMOS sacrificial gate electrode 112 is formed in the PMOS region.
도 3을 참조하면, NMOS 영역이 오픈(open)되도록 포토레지스트 패턴(PR1)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR1)을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(shallow junction)인 저농도 접합영역(114)을 형성한다.Referring to FIG. 3, the photoresist pattern PR1 is formed only in the PMOS region so that the NMOS region is opened, and then an 'n − ' ion implantation process using the photoresist pattern PR1 is performed to form an NMOS region. A low concentration junction 114 is formed in the P-well, which is a shallow junction.
도 4를 참조하면, 포토레지스트 패턴(PR1)을 제거한 후 PMOS 영역이 오픈되도록 포토레지스트 패턴(PR2)을 NMOS 영역에만 형성한다. 그런 다음, 이 포토레지트 패턴(PR2)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역인 저농도 접합영역(116)을 형성한다.Referring to FIG. 4, after removing the photoresist pattern PR1, the photoresist pattern PR2 is formed only in the NMOS region so that the PMOS region is opened. Then, the photoresist pattern bit (PR2) using - to form the ion implantation process performed in the shallow junction regions in the N- well region of the PMOS lightly doped junction region (116) 'p'.
도 5를 참조하면, 저농도 접합영역(114, 116)이 형성된 전체 구조 상부에 화학적기상증착(Chemical Vapor Deposition; CVD)공정을 실시하여 절연막(미도시)을 증착한다. 그런 다음, 에치백(etch back)과 같은 전면 식각공정을 실시하여 NMOS 희생 게이트 전극(110) 및 PMOS 희생 게이트 전극(112)의 양측벽에 실리콘 산화막으로 스페이서(118)를 형성한다. 참고로, 스페이서(118)를 실리콘 질화막으로 형성하는 경우에는 게이트 길이가 작아짐에 따라 실리콘 질화막의 장력(tensile)에 의해 채널영역에서 캐리어(carrier)의 이동이 저하되어 소자의 구동능력이 저하된다. 그러나, 본 발명에서와 같이 저압 실리콘 산화막으로 형성함으로써 이러한 문제를 해결할 수 있다. Referring to FIG. 5, an insulating film (not shown) is deposited by performing a chemical vapor deposition (CVD) process on the entire structure where the low concentration junction regions 114 and 116 are formed. Then, a spacer 118 is formed of silicon oxide on both sidewalls of the NMOS sacrificial gate electrode 110 and the PMOS sacrificial gate electrode 112 by performing an entire surface etching process such as etch back. For reference, when the spacer 118 is formed of a silicon nitride film, as the gate length decreases, the carrier moves in the channel region due to the tension of the silicon nitride film, thereby lowering the driving ability of the device. However, this problem can be solved by forming a low pressure silicon oxide film as in the present invention.
도 6을 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(PR3)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(PR3)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(depth junction)인 고농도 접합영역(120)을 형성한다. 이때, 'n+' 이온 주입 공정은 40KeV 내지 60KeV 이온 주입 에너지로 실시할 수 있다.Referring to FIG. 6, the photoresist pattern PR3 is formed only in the PMOS region so that the NMOS region is opened, and then an 'n + ' ion implantation process using the photoresist pattern PR3 is performed to form the P-well of the NMOS region. A high concentration junction region 120 is formed in the deep junction. At this time, the 'n + ' ion implantation process may be carried out with 40KeV to 60KeV ion implantation energy.
도 7을 참조하면, 포토레지스트 패턴(PR3)을 제거한 후 PMOS 영역이 오픈되도록 포토레지스트 패턴(PR4)을 NMOS 영역에만 형성한다. 그런 다음, 이 포토레지트 패턴(PR4)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역인 고농도 접합영역(122)을 형성한다.Referring to FIG. 7, after removing the photoresist pattern PR3, the photoresist pattern PR4 is formed only in the NMOS region so that the PMOS region is opened. Then, a 'p + ' ion implantation process using the photoresist pattern PR4 is performed to form a high concentration junction region 122, which is a deep junction region in the N-well of the PMOS region.
상기 공정을 통해, NMOS 영역의 P-웰에는 저농도 접합영역(114) 및 고농도 접합영역(120)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(116) 및 고농도 접합영역(122)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다. Through the above process, an NMOS source / drain region including a low concentration junction region 114 and a high concentration junction region 120 is formed in the P-well of the NMOS region, and a low concentration junction region 116 and the N-well of the PMOS region are formed. A PMOS source / drain region is formed, which is composed of a high concentration junction region 122.
그런 다음, PMOS 영역과 NMOS 영역의 소오스/드레인 영역에 주입된 이온들을 확산시키기 위하여 RTP(Rapid Thermal Process)공정을 실시한 후, 전체 구조 상부의 표면에 잔재하는 파티클(Particle)과 같은 불순물을 제거하기 위해 표면처리를 실시할 수도 있다. Then, after performing a rapid thermal process (RTP) to diffuse the ions implanted in the source / drain regions of the PMOS region and the NMOS region, to remove impurities such as particles remaining on the surface of the entire structure. Surface treatment may also be performed.
도 8을 참조하면, NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역이 형성된 전체 구조 상부에 니켈(nickel) 또는 코발트(cobalt)를 이용하여 금속층(124)을 증착한다. 예컨대, 금속층(124)은 접합누설전류를 고려하여 50Å 내지 200Å의 두께로 형성할 수 있다. Referring to FIG. 8, the metal layer 124 is deposited using nickel or cobalt on the entire structure where the NMOS source / drain region and the PMOS source / drain region are formed. For example, the metal layer 124 may be formed to a thickness of 50 mA to 200 mA in consideration of the junction leakage current.
그런 다음에, 금속층(124)을 보호하기 위하여 금속층(124) 상에 캡핑층(126)을 형성할 수도 있다. 이때, 캡핑층(126)은 니켈, 코발트, 티타늄(Titanium) 또는 티타늄 질화막(TiN)의 단층으로 이루어지거나, 이 들이 적어도 2층 이상 적층된 적층으로 이루어질 수 있다. Then, the capping layer 126 may be formed on the metal layer 124 to protect the metal layer 124. In this case, the capping layer 126 may be formed of a single layer of nickel, cobalt, titanium, or titanium nitride (TiN), or may be formed of a laminate in which at least two or more layers are stacked.
도 9를 참조하면, 캡핑층(126)이 형성된 전체 구조 상부에 대하여 RTA(Rapid Temperature Anneal) 방식으로 제1 열처리공정을 실시한다. 제1 열처리공정에 의해 NMOS 영역과 PMOS 영역의 고농도 접합영역(120 및 122)상에는 실리사이드층(128)(이하, '제1 실리사이드층'이라 함)이 형성된다. 이때, 제1 열처리공정은 400℃ 내지 600℃의 온도범위에서 실시할 수 있다. Referring to FIG. 9, a first heat treatment process may be performed on the upper portion of the entire structure where the capping layer 126 is formed by a rapid temperature annealing (RTA) method. The silicide layer 128 (hereinafter, referred to as a 'first silicide layer') is formed on the high concentration junction regions 120 and 122 between the NMOS region and the PMOS region by the first heat treatment process. At this time, the first heat treatment process may be carried out in a temperature range of 400 ℃ to 600 ℃.
도 10을 참조하면, 제1 열처리공정이 완료된 후 미반응되어 잔류되는 미반응 물질(즉, 금속층, 캡핑층)을 H2SO4와 H2O2를 소정 비율로 혼합한 혼합용액 또는 SC-1(NH4OH/H2O2/H2O이 혼합된 혼합용액)와 SC-2(HCl/H2 O2/H2O이 혼합된 혼합용액)을 이용한 세정공정을 실시하여 제거한다.Referring to FIG. 10, an unreacted material (ie, a metal layer and a capping layer) that remains unreacted after completion of the first heat treatment process is mixed with H 2 SO 4 and H 2 O 2 in a predetermined ratio or SC— Remove by performing a washing process using 1 (mixed solution of NH 4 OH / H 2 O 2 / H 2 O) and SC-2 (mixed solution of HCl / H 2 O 2 / H 2 O). .
그런 다음, 세정공정이 완료된 전체 구조 상부면에 대하여 RTA 방식으로 제2 열처리공정을 실시한다. 제2 열처리공정을 이용하여 제1 실리사이드층(128)을 상변이 시켜 소오스/드레인 영역 상에는 비교적 두꺼운 제2 실리사이드층(130)이 형성된다. 여기서, 제2 열처리공정은 700℃ 내지 800℃의 온도범위에서 실시할 수 있다.Then, the second heat treatment process is performed on the upper surface of the entire structure where the cleaning process is completed by the RTA method. The second silicide layer 130 is formed on the source / drain region by phase shifting the first silicide layer 128 using the second heat treatment process. Here, the second heat treatment step may be carried out in a temperature range of 700 ℃ to 800 ℃.
도 11을 참조하면, 제2 열처리공정이 완료된 후 전체 구조 상부에 절연막(132)을 증착한다. 이때, 절연막(132)은 BPSG(Boron Phosphorus Silicate Glass)막, SOG(Spin On Glass)막, PE-TEOS(Plasma Enhanced TEOS)막, HDP(High Density Plasma) 산화막 및 USG(Un-doped Silicate Glass)막 등으로 형성할 수 있다. Referring to FIG. 11, after the second heat treatment process is completed, an insulating film 132 is deposited on the entire structure. In this case, the insulating film 132 may include a boron phosphorus silicate glass (BPSG) film, a spin on glass (SOG) film, a plasma enhanced TEOS (PE-TEOS) film, a high density plasma plasma (HDP) oxide film, and an un-doped silicate glass (USG) film. Film and the like.
그런 다음, 절연막(132)에 대하여 평탄화 공정을 실시하여 NMOS 및 PMOS 희생 게이트 전극(110, 112)의 상부표면을 노출시킨다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식 또는 에치백(etch back)과 같은 전면 식각공정으로 실시할 수 있다.Next, a planarization process is performed on the insulating layer 132 to expose the upper surfaces of the NMOS and PMOS sacrificial gate electrodes 110 and 112. In this case, the planarization process may be performed by a front surface etching process such as a chemical mechanical polishing (CMP) method or an etch back.
도 12를 참조하면, NMOS 희생 게이트 전극(110)의 상부만 오픈되도록 포토레지스트 패턴(PR5)을 PMOS 영역에만 형성한 후 식각공정을 실시하여 NMOS 희생 게이트 전극(110)을 선택적으로 제거한다. 이때, 실리콘 질화막으로 이루어진 희생 전극(108)은 습식식각 또는 건식식각 방식으로 제거할 수 있다. 예컨대, 습식식각 방식은 실리콘 산화막과의 식각 선택비가 우수한 인산(H3PO4) 식각용액을 이용하여 실시할 수 있다. 한편, 희생 산화막(106)은 불산을 이용한 세정공정으로 제거할 수 있다.Referring to FIG. 12, the photoresist pattern PR5 is formed only in the PMOS region so that only the upper portion of the NMOS sacrificial gate electrode 110 is opened, and then an NMOS sacrificial gate electrode 110 is selectively removed by performing an etching process. In this case, the sacrificial electrode 108 made of a silicon nitride film may be removed by a wet etching method or a dry etching method. For example, the wet etching method may be performed using a phosphoric acid (H 3 PO 4 ) etching solution having an excellent etching selectivity with the silicon oxide film. On the other hand, the sacrificial oxide film 106 can be removed by a cleaning process using hydrofluoric acid.
도 13을 참조하면, 포토레지스트 패턴(PR5)을 제거한 후 NMOS 희생 게이트 전극(110)이 제거되어 노출된 반도체 기판(102)의 상부 표면에 오존 산화막(134)을 형성한다. 즉, 오존 산화막(134)은 스페이서(118) 사이로 노출된 반도체 기판(102)의 상부 표면에 형성된다. 이때, 오존 산화막(134)은 오존수를 이용한 세정방식으로 형성할 수 있다. 이러한 오존 산화막(134)은 전자/정공의 이동성을 향상시키고, NBTI(Negative Bias Temperature Instability) 신뢰성을 향상시키며, 후속 공정을 통해 고유전체 절연막으로 형성되는 게이트 산화막(136)과 반도체 기판(102)이 서로 반응하는 것을 방지한다. 여기서, NBTI는 트랜지스터의 문턱전압 안정성에 관한 신뢰성 항목이다. Referring to FIG. 13, after removing the photoresist pattern PR5, the NMOS sacrificial gate electrode 110 is removed to form an ozone oxide layer 134 on the exposed upper surface of the semiconductor substrate 102. That is, the ozone oxide film 134 is formed on the upper surface of the semiconductor substrate 102 exposed between the spacers 118. At this time, the ozone oxide film 134 may be formed by a cleaning method using ozone water. The ozone oxide layer 134 improves electron / hole mobility, NBTI (Negative Bias Temperature Instability) reliability, and the gate oxide layer 136 and the semiconductor substrate 102 formed of a high dielectric insulating film through a subsequent process. Prevents reacting to each other Here, NBTI is a reliability item regarding the threshold voltage stability of the transistor.
그런 다음, 오존 산화막(134)이 형성된 전체 구조 상부면에 단차를 따라 게이트 산화막(136)을 증착한다. 이때, 게이트 산화막(136)은 고유전체 절연막으로 증착할 수 있다. 예컨대, 게이트 산화막(136)은 Ta2O5, Al2O3, HfO2 및 HfSiON 중 어느 하나로 형성할 수 있다. 이처럼, 게이트 산화막(136)을 고유전체 절연막으로 형성함으로써 전기적인 두께는 낮아지는 대신 물리적인 두께는 두꺼워져 누설전류를 방지할 수 있다.Then, the gate oxide film 136 is deposited along the step on the upper surface of the entire structure where the ozone oxide film 134 is formed. In this case, the gate oxide layer 136 may be deposited using a high dielectric insulating layer. For example, the gate oxide film 136 may be formed of any one of Ta 2 O 5 , Al 2 O 3 , HfO 2, and HfSiON. As such, by forming the gate oxide layer 136 as a high dielectric insulating film, the electrical thickness is reduced, but the physical thickness is increased, thereby preventing leakage current.
그런 다음, 게이트 산화막(136) 상에 제1 금속층(138)을 증착한다. 제1 금속층(138)은 실리콘의 컨덕션 밴드(conduction band)에 속하는 일함수(work function)의 금속막 물질을 이용하여 증착한다. 예컨대, 제1 금속층(138)은 TiN 및 Zr 중 어느 하나로 형성할 수 있다. Then, the first metal layer 138 is deposited on the gate oxide film 136. The first metal layer 138 is deposited using a metal film material of a work function belonging to the conduction band of silicon. For example, the first metal layer 138 may be formed of any one of TiN and Zr.
그런 다음, 도 12에서, NMOS 희생 게이트 전극(110)이 제거된 부위가 완전히 매립되도록 저항이 낮은 금속막 물질을 이용하여 제1 금속층(138)이 형성된 전체 구조 상부에 제2 금속층(140)을 형성한다. 예컨대, 제2 금속층(140)은 W, Al 및 Cu들 중 어느 하나로 형성할 수 있다. Next, in FIG. 12, the second metal layer 140 is disposed on the entire structure in which the first metal layer 138 is formed using a low resistance metal film material to completely fill the region where the NMOS sacrificial gate electrode 110 is removed. Form. For example, the second metal layer 140 may be formed of any one of W, Al, and Cu.
그런 다음, 평탄화 공정을 실시하여 NMOS 희생 게이트 전극(110)이 제거된 부위에만 제2 금속층(140), 제1 금속층(138) 및 게이트 산화막(136)을 남기고 그 이외에서는 모두 제거한다. 이로써, NMOS 영역에는 NMOS 게이트 전극(142)이 형성된다. Then, the planarization process is performed to remove the second metal layer 140, the first metal layer 138, and the gate oxide layer 136 only at the portions where the NMOS sacrificial gate electrode 110 is removed. As a result, the NMOS gate electrode 142 is formed in the NMOS region.
도 14를 참조하면, PMOS 희생 게이트 전극(112)의 상부만 오픈되도록 포토레지스트 패턴(PR6)을 NMOS 영역에만 형성한 후 식각공정을 실시하여 PMOS 희생 게이트 전극(112)을 선택적으로 제거한다. 이때, 실리콘 질화막으로 이루어진 희생 전극(108)은 습식식각 또는 건식식각 방식으로 제거할 수 있다. 예컨대, 습식식각 방식은 실리콘 산화막과의 식각 선택비가 우수한 인산(H3PO4) 식각용액을 이용하여 실시될 수 있다. 한편, 희생 산화막(106)은 불산을 이용한 세정공정으로 제거할 수 있다.Referring to FIG. 14, the photoresist pattern PR6 is formed only in the NMOS region so that only the upper portion of the PMOS sacrificial gate electrode 112 is opened, and then the PMOS sacrificial gate electrode 112 is selectively removed by performing an etching process. In this case, the sacrificial electrode 108 made of a silicon nitride film may be removed by a wet etching method or a dry etching method. For example, the wet etching method may be performed using a phosphoric acid (H 3 PO 4 ) etching solution having an excellent etching selectivity with the silicon oxide film. On the other hand, the sacrificial oxide film 106 can be removed by a cleaning process using hydrofluoric acid.
도 15를 참조하면, 포토레지스트 패턴(PR6)을 제거한 후 PMOS 희생 게이트 전극(112)이 제거되어 노출된 반도체 기판(102)의 상부 표면에 오존 산화막(144)을 형성한다. 즉, 오존 산화막(144)은 스페이서(118) 사이로 노출된 반도체 기판(102)의 상부 표면에 형성된다. 이때, 오존 산화막(144)은 오존수를 이용한 세정방식으로 형성할 수 있다. 이러한 오존 산화막(144)은 전자/정공의 이동성을 향상시키고, NBTI 신뢰성을 향상시키며, 후속 공정을 통해 PMOS 영역에서 오존 산화막(144) 상에 고유전체 절연막으로 형성되는 게이트 산화막(146)과 반도체 기판(102)이 서로 반응하는 것을 방지한다.Referring to FIG. 15, after removing the photoresist pattern PR6, the PMOS sacrificial gate electrode 112 is removed to form an ozone oxide layer 144 on the exposed upper surface of the semiconductor substrate 102. That is, the ozone oxide film 144 is formed on the upper surface of the semiconductor substrate 102 exposed between the spacers 118. At this time, the ozone oxide film 144 may be formed by a cleaning method using ozone water. The ozone oxide film 144 improves electron / hole mobility, NBTI reliability, and a gate oxide film 146 and a semiconductor substrate formed of a high dielectric insulating film on the ozone oxide film 144 in a PMOS region through a subsequent process. Prevent 102 from reacting with each other.
그런 다음, 오존 산화막(144)이 형성된 전체 구조 상부면에 단차를 따라 게이트 산화막(146)을 증착한다. 이때, 게이트 산화막(146)은 고유전체 절연막으로 증착할 수 있다. 예컨대, 게이트 산화막(146)은 Ta2O5, Al2O3, HfO2 및 HfSiON 중 어느 하나로 형성할 수 있다. 이처럼, 게이트 산화막(146)을 고유전체 절연막으로 형성함으로써 전기적인 두께는 낮아지는 대신 물리적인 두께는 두꺼워져 누설전류를 방지할 수 있다.Then, the gate oxide film 146 is deposited along the step on the upper surface of the entire structure where the ozone oxide film 144 is formed. In this case, the gate oxide film 146 may be deposited using a high dielectric insulating film. For example, the gate oxide film 146 may be formed of any one of Ta 2 O 5 , Al 2 O 3 , HfO 2, and HfSiON. As such, by forming the gate oxide film 146 as a high dielectric insulating film, the electrical thickness is reduced, but the physical thickness is increased, thereby preventing leakage current.
그런 다음, 게이트 산화막(146) 상에 제3 금속층(148)을 증착한다. 제3 금속층(148)은 실리콘의 밸런치 밴드(valenche band)에 속하는 일함수의 금속막 물질을 이용하여 증착한다. 예컨대, 제3 금속층(148)은 TaN 및 Pt 중 어느 하나로 형성할 수 있다. Then, a third metal layer 148 is deposited on the gate oxide film 146. The third metal layer 148 is deposited using a metal film material having a work function belonging to a valence band of silicon. For example, the third metal layer 148 may be formed of any one of TaN and Pt.
그런 다음, 도 14에서, PMOS 희생 게이트 전극(112)이 제거된 부위가 완전히 매립되도록 저항이 낮은 금속막 물질을 이용하여 제3 금속층(148)이 형성된 전체 구조 상부에 제4 금속층(150)을 형성한다. 예컨대, 제4 금속층(150)은 W, Al 및 Cu들 중 어느 하나로 형성할 수 있다. Then, in FIG. 14, the fourth metal layer 150 is disposed on the entire structure in which the third metal layer 148 is formed using a low resistance metal film material to completely fill the region where the PMOS sacrificial gate electrode 112 is removed. Form. For example, the fourth metal layer 150 may be formed of any one of W, Al, and Cu.
그런 다음, 평탄화 공정을 실시하여 PMOS 희생 게이트 전극(112)이 제거된 부위에만 제4 금속층(150), 제3 금속층(148) 및 게이트 산화막(146)을 남기고 그 이외에서는 모두 제거한다. 이로써, PMOS 영역에는 PMOS 게이트 전극(152)이 형성된다. Then, the planarization process is performed to remove the fourth metal layer 150, the third metal layer 148, and the gate oxide layer 146 only at the portions where the PMOS sacrificial gate electrode 112 is removed. As a result, the PMOS gate electrode 152 is formed in the PMOS region.
상기 도 13 및 도 15를 통해 설명한 바와 같이 본 발명의 바람직한 실시예에서는 NMOS 게이트 전극과 PMOS 게이트 전극을 폴리 실리콘층 대신에 금속층으로 형성한다. 금속층은 폴리 실리콘층에 비해 저항이 낮다. 이에 따라, 폴리 실리콘층을 사용하는 경우에는 추가 도핑공정이 필요하지만, 금속층을 사용하는 경우에는 도핑공정이 필요하지 않으며, 이로 인한 추가적인 열처리 공정도 필요하지 않다. 그리고, 도핑공정이 실시되지 않기 때문에 PMOS 에서 발생하는 보론 침투를 방지할 수 있다. As described with reference to FIGS. 13 and 15, in the preferred embodiment of the present invention, the NMOS gate electrode and the PMOS gate electrode are formed of a metal layer instead of the polysilicon layer. The metal layer has a lower resistance than the polysilicon layer. Accordingly, when a polysilicon layer is used, an additional doping process is required, but when a metal layer is used, a doping process is not necessary, and thus, an additional heat treatment process is not required. In addition, since the doping process is not performed, boron penetration generated in the PMOS can be prevented.
그러나, 금속층을 게이트 전극으로 사용하는 경우에는 실리콘의 미드밴드 갭(midband gap)에 속하는 일함수를 갖는 금속막을 사용하여야 한다. 따라서, 본 발명의 바람직한 실시예에서는 제1 금속층(138)의 경우 컨덕션 밴드의 일함수(4.2eV 내지 4.5eV)를 갖는 TiN으로 형성하고, 제3 금속층(148)의 경우 밸런치 밴드의 일함수(4.7eV 내지 4.8eV)를 갖는 TaN으로 형성한다. 여기서, 일함수는 게이트 산화막과 반도체 기판의 계면 상태에 따라서 달라지기 때문에 반도체 기판의 상태를 조정하면 서피스 채널 동작(surface channel operation)이 가능한 P형 소자를 제조하는 것이 가능하다. 그리고, 서피스 채널은 문턱전압 조절 등이 용이하다. However, when the metal layer is used as the gate electrode, a metal film having a work function belonging to the midband gap of silicon should be used. Therefore, in the preferred embodiment of the present invention, the first metal layer 138 is formed of TiN having the work function of the conduction band (4.2 eV to 4.5 eV), and the third metal layer 148 is formed of one of the balance bands. It is formed from TaN having a function (4.7eV to 4.8eV). Here, since the work function varies depending on the interface state of the gate oxide film and the semiconductor substrate, it is possible to manufacture a P-type device capable of surface channel operation by adjusting the state of the semiconductor substrate. And, the surface channel is easy to adjust the threshold voltage.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다. As described above, according to the present invention, the following effects can be obtained.
먼저, 본 발명에서는 실리콘 질화막을 이용하여 희생 게이트 전극을 형성한 후 열처리 공정이 포함된 소스/드레인 영역 형성공정을 실시한 다음, 상기 희생 게이트 전극을 제거하고 그 부분에 금속 게이트 전극을 형성함으로써 종래기술에서와 같이 열처리 공정에 의해 보론 이온이 채널영역으로 침투되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다. First, in the present invention, after forming a sacrificial gate electrode using a silicon nitride film, and then performing a source / drain region forming process including a heat treatment process, the sacrificial gate electrode is removed and a metal gate electrode is formed thereon. As in the present invention, the boron ions are prevented from penetrating into the channel region by the heat treatment process, thereby improving the reliability of the device.
또한, 본 발명에서는 게이트 산화막과 반도체 기판 사이에 오존 산화막을 형성함으로써 전자/정공의 이동성을 향상시키고, NBTI(Negative Bias Temperature Instability) 신뢰성을 향상시키며, 후속 공정을 통해 게이트 산화막과 반도체 기판이 서로 반응하는 것을 방지하여 반응에 의해 소자의 신뢰성이 저하되는 것을 방지할 수 있다. In addition, in the present invention, by forming an ozone oxide film between the gate oxide film and the semiconductor substrate, the electron / hole mobility is improved, the NBTI (Negative Bias Temperature Instability) reliability is improved, and the gate oxide film and the semiconductor substrate react with each other through a subsequent process. It is possible to prevent the deterioration of the device and to lower the reliability of the device due to the reaction.
또한, 본 발명에서는 NMOS 게이트 전극을 컨덕션 밴드(conduction band)에 속하는 일함수를 갖는 금속막으로 형성하고, 이와 다르게 PMOS 게이트 전극을 밸런치 밴드(valenche band)에 속하는 일함수를 갖는 금속막으로 형성함으로써 서피스 채널(surface channel) 동작이 가능한 금속 게이트 소자를 구현하는 것이 가능하다. In the present invention, the NMOS gate electrode is formed of a metal film having a work function belonging to a conduction band, and the PMOS gate electrode is formed of a metal film having a work function belonging to a valence band. By forming, it is possible to implement a metal gate device capable of surface channel operation.
또한, 본 발명에서는 게이트 전극을 금속물질로 형성함으로써 폴리 실리콘막을 이용하여 게이트 전극을 형성하는 종래기술에서 주입된 불순물의 충분한 활성화를 위해 후속 열공정 온도를 높이는 경우 전극 내의 보론이온이 채널영역으로 침투하여 문턱전압을 변화시키는 등 소자의 신뢰성을 저하시키는 문제점을 해결할 수 있다. 즉, 본 발명에서는 주입된 불순물의 충분한 활성화가 어려워 폴리 실리콘막 내의 활성화된 이온 감소에 의한 전기적 두께 증가로 문턱전압이 증가되는 문제점을 해결하였다. In the present invention, the boron ions in the electrode penetrate into the channel region when the subsequent thermal process temperature is increased to sufficiently activate the impurity implanted in the prior art in which the gate electrode is formed of a metal material to form the gate electrode using a polysilicon film. This can solve the problem of lowering the reliability of the device, such as changing the threshold voltage. That is, in the present invention, it is difficult to sufficiently activate the implanted impurities, thereby solving the problem that the threshold voltage is increased due to the increase in the electrical thickness due to the reduction of the activated ions in the polysilicon film.
또한, 본 발명에서는 고유전체 절연막을 이용하여 게이트 산화막을 형성함으로써 전기적인 두께는 낮아지는 대신 물리적인 두께는 두꺼워져 누설전류를 방지할 수 있다.In addition, in the present invention, by forming a gate oxide film using a high dielectric film, the electrical thickness is reduced, but the physical thickness is increased, thereby preventing leakage current.
또한, 본 발명에서는 스트레스(tensile)가 작은 저압 실리콘 산화막을 이용하여 스페이서를 형성함으로써 게이트 길이가 작아짐에 따라 실리콘 질화막의 장력에 의한 채널영역의 캐리어들의 이동성 저하 현상이 발생되는 것을 방지할 수 있다. In addition, according to the present invention, by forming a spacer using a low-pressure silicon oxide film having a low stress, as the gate length decreases, the mobility degradation of carriers in the channel region due to the tension of the silicon nitride film may be prevented from occurring.
도 1 내지 도 15는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 단면도들이다. 1 to 15 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
102 : 반도체 기판 104 : 소자분리막 102 semiconductor substrate 104 device isolation film
106 : 희생 산화막 108 : 희생 전극106: sacrificial oxide film 108: sacrificial electrode
110 : NMOS 희생 게이트 전극 112 : PMOS 희생 게이트 전극110: NMOS sacrificial gate electrode 112: PMOS sacrificial gate electrode
114, 116 : 저농도 접합영역 114, 116: low concentration junction region
120, 122 : 고농도 접합영역120, 122: high concentration junction region
118 : 스페이서 124 : 금속층118: spacer 124: metal layer
126 : 캡핑층 128 : 제1 실리사이드층126 capping layer 128 first silicide layer
130 : 제2 실리사이드층 132 : 절연막130: second silicide layer 132: insulating film
134, 144 : 오존 산화막 136, 146 : 게이트 산화막134, 144: ozone oxide film 136, 146: gate oxide film
138 : 제1 금속막 140 : 제2 금속막138: first metal film 140: second metal film
142 : NMOS 게이트 전극 148 : 제3 금속막142: NMOS gate electrode 148: third metal film
150 : 제4 금속막 152 : PMOS 게이트 전극 150: fourth metal film 152: PMOS gate electrode
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