KR20050118330A - 반도체 메모리 장치에서의 차아지 펌핑회로 - Google Patents

반도체 메모리 장치에서의 차아지 펌핑회로 Download PDF

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Abstract

회로의 단순성, 신뢰성, 및 고성능을 유지하면서도 입력신호의 제어에 대한 부담 및 신호 타이밍의 오류에 따른 오동작을 감소 또는 최소화할 수 있는 반도체 메모리 장치에서의 차아지 펌핑회로가 개시되어 있다. 반도체 메모리 장치에서의 차아지 펌핑회로는, 차아지 펌핑을 위해 서로 반대의 위상으로 인가되는 제1 및 제2 입력신호를 일측 노드로 각기 수신하며, 타측 노드가 제1 및 제2 출력단으로서 각기 기능하는 제1 및 제2 커패시터와; 상기 제1 및 제2 커패시터의 타측 노드에 게이트 단자가 각기 연결되고 소오스 단자가 상기 제2 및 제1 커패시터의 상기 타측 노드에 각기 연결된 제1 및 제2 트랜지스터와; 소오스 단자가 전원전압에 각기 연결되고 드레인 단자가 상기 제1 및 제2 트랜지스터의 드레인 단자에 각기 연결되고 게이트 단자가 상기 제2 및 제1 입력신호에 각기 연결된 제3 및 제4 트랜지스터를 구비함에 의해, 입력신호의 제어에 대한 부담 및 신호 타이밍의 오류에 따른 오동작이 감소 또는 최소화된다.

Description

반도체 메모리 장치에서의 차아지 펌핑회로{Charge pump in semiconductor memory device}
본 발명은 반도체 메모리 장치의 전압 발생회로에 관한 것으로, 특히 낮은 인가 전압을 이용하여 보다 높은 전압을 발생시키는 차아지 펌핑회로에 관한 것이다.
통상적으로, 디램(DRAM)등과 같은 휘발성 반도체 메모리 소자에서는 고전압 발생회로를 채용하고 있다. 그러한 고전압 발생기(100)는 웨이퍼 번인 테스트 시 뿐만 아니라, 노말 동작 모우드에서 디램의 워드라인을 구동하거나 엔형(N-type)모오스 트랜지스터의 사용에 따른 문턱전압(threshold voltage)의 손실을 보상하기 위한 용도로 널리 사용된다. 상기 번인 테스트는 반도체 메모리 소자에 대하여 실제의 사용환경보다 높은 전압 스트레스 또는 높은 온도 스트레스를 일정시간 동안 인가하는 가속 테스트로서 알려져 있다. 스트레스의 인가 후에 반도체 메모리 소자의 전기적 특성이 평가되고, 초기 결함이나 정규분포에서 벗어나는 특성을 가지는 연약 셀(weak cell)을 내포한 칩(chip)은 스크리닝된다. 그러한 번인 테스트중 웨이퍼 레벨에서 행해지는 웨이퍼 번인 테스트에 관한 기술들 중의 하나는 예를 들어 2002년 4월 16일자로 미합중국에서 발행(issue)되고 야마모토(Yamamoto)에게 특허허여된 특허번호 USP 6,372,528에 개시되어 있다.
워드라인의 구동에 사용될 전압을 생성하거나, 웨이퍼 번인 테스트 시에 실제의 사용환경보다 높은 전압 스트레스를 반도체 메모리 소자에 인가하기 위해서는, 노말(nomal)전원전압(VDD)의 레벨보다 높은 레벨을 갖는 고전압(VPP)이 필요해진다. 그러한 고전압의 발생은 바로 상기 반도체 메모리 장치의 칩 내부에 탑재된 고전압 발생기(high voltage generator)에 의해 이루어진다.
도 1은 종래기술에 따른 고전압 발생기의 블록도를 보여준다. 도면을 참조하면, 링 발진기(10), 차아지 펌프(20), 및 레벨 검출부(30)를 가지는 고전압 발생기가 도시된다. 상기 레벨 검출부(30)는 피드-백(feed-back)으로 수신되는 고전압(VPP)을 기준전압(Ref)과 비교하여 상기 고전압(VPP)의 레벨 상승 또는 하강의 정도를 나타내는 검출신호를 출력한다. 상기 링 발진기(10)는 상기 레벨 검출부(30)로부터 출력된 검출신호에 따라 대응되는 펌핑용 클럭들(CK,/CK)을 발생한다. 상기 차아지 펌프(20)는 상기 펌핑용 클럭들에 응답하여 전하 펌핑 동작을 수행함에 의해 상기 기준전압(Ref)에 추종되는 고전압(VPP)을 출력한다.
도 2에는 도 1중 차아지 펌프의 예시적 구체회로가 도시된다. 도 2의 회로는 본 분야에서 공지된 크로스 커플 차아지 펌프(Cross-Coupled Charge Pump)의 기본적 회로구성으로서, 2개의 커패시터(C1,C2)와, 2개의 엔형 모오스 트랜지스터(MNa,MNb)로 구성되어 있다. 상기 크로스 커플 차아지 펌프는 단순성, 신뢰성, 및 고성능의 특징을 갖는 2입력, 2출력의 승압회로로서 알려져 있으며, 대부분의 승압회로에 있어 기본적 단위회로로 채용된다. 그러나, 상기 승압회로는 2개의 입력신호를 인가함에 있어서, 그 타이밍에 세심한 제어가 다음과 같이 필요하게 된다.
도 2에서, 입력신호(A)와 입력신호(B)는 도 3에서 보여지는 바와 같이 서로 반대위상을 가지면서 클럭킹된다. 즉, A가 로우(Low)에서 하이(High)로 천이될 때, B는 하이에서 로우로 천이된다. 물론, 같은 방법으로 반대의 경우도 성립한다. 도 2의 회로에서 입력신호들(A,B)가 제로(zero)값과 전원전압(vcc)값 사이를 움직일 때, 출력신호들(A', B')은 전원전압(vcc)와 2배의 전원전압(2*vcc)값 사이를 움직인다. 입력신호(A)가 0 v에서 vcc로 움직이는 경우에, A' 노드는 vcc에서 2*vcc값으로 도 3에서 보여지는 바와 같이 변한다. 이때, B' 노드의 전압레벨은 엔형 모오스 트랜지스터(MNb)를 턴오프(turn-off)시키는 레벨(level)까지 미리 내려와 있어야 한다. 그렇지 않으면, 승압된 A' 노드의 차아지(charge)들이 상기 트랜지스터(MNb)를 통해 전원 노드(Pb)로 빠져나가 버린다. 그러한 경우에 원하는 승압 전위가 노드 A'에 만들어지지 않는다. 따라서, 두 입력 신호는 서로의 시간차를 가지면서 반대 위상으로 정확히 움직여야 함을 알 수 있다. 두 입력신호 중 로우에서 하이로 움직이는 신호가 발생하기 이전에, 다른 신호는 하이에서 로우로 이미 천이되어 있어야 한다. 같은 방법으로 반대의 경우에도 같은 신호 타이밍을 가져야 한다. 결국, 도 3에서 보여지는 바와 같이, 타이밍 스큐의 폭(SG)이 언제나 일정하게 유지되도록 하는 제어가 필요하므로, 동작 제어의 부담이 뒤따르게 되는 문제가 있다.
바람직하기로, 크로스 커플 차아지 펌프에서 입력신호의 타이밍 제어를 최대한으로 단순화시키는 것이 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치에서의 차아지 펌핑회로를 제공함에 있다.
본 발명의 다른 목적은 입력신호의 타이밍 제어에 따른 부담을 감소 또는 최소화할 수 있는 반도체 메모리 장치에서의 차아지 펌핑회로를 제공함에 있다.
본 발명의 또 다른 목적은 회로의 단순성, 신뢰성, 및 고성능을 유지하면서도 입력신호의 제어에 대한 부담 및 신호 타이밍의 오류에 따른 오동작을 감소 또는 최소화할 수 있는 디램용 차아지 펌핑회로를 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 구체화(embodiment)에 따라, 반도체 메모리 장치에서의 차아지 펌핑회로는, 차아지 펌핑을 위해 서로 반대의 위상으로 인가되는 제1 및 제2 입력신호를 일측 노드로 각기 수신하며, 타측 노드가 제1 및 제2 출력단으로서 각기 기능하는 제1 및 제2 커패시터와; 상기 제1 및 제2 커패시터의 타측 노드에 게이트 단자가 각기 연결되고 소오스 단자가 상기 제2 및 제1 커패시터의 상기 타측 노드에 각기 연결된 제1 및 제2 트랜지스터와; 소오스 단자가 전원전압에 각기 연결되고 드레인 단자가 상기 제1 및 제2 트랜지스터의 드레인 단자에 각기 연결되고 게이트 단자가 상기 제2 및 제1 입력신호에 각기 연결된 제3 및 제4 트랜지스터를 구비한다.
바람직하기로, 상기 제1,2 트랜지스터가 엔형 모오스 트랜지스터인 경우에 상기 제3,4 트랜지스터는 피형 모오스 트랜지스터가 된다.
상기한 반도체 메모리 장치에서의 차아지 펌핑회로에 따르면, 회로의 단순성, 신뢰성, 및 고성능을 유지하면서도 입력신호의 제어에 대한 부담 및 신호 타이밍의 오류에 따른 오동작을 감소 또는 최소화할 수 있게 된다.
이하에서는 본 발명에 따라, 반도체 메모리 장치에서의 차아지 펌핑회로에 관한 바람직한 실시 예가 첨부된 도면을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 종래회로와 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 실시 예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.
도 4는 본 발명의 실시 예에 따른 차아지 펌핑회로이다. 도면을 참조하면, 도 1에서 보여지는 종래의 크로스 커플 차아지 펌프에 2개의 피형 모오스(pMOS)트랜지스터(MPa,MPb)가 파워 스위치(power switch)용으로서 추가된 구성이 보여진다. 여기서, 종래의 회로에 있던 엔형 모오스 트랜지스터들(MNa,MNb)은 전원전압(VCC)에 직접적으로 연결되지 않고, 상기 피형 모오스(pMOS)트랜지스터(MPa,MPb)를 통해 연결됨을 알 수 있다. 또한 상기 피형 모오스(pMOS)트랜지스터(MPa,MPb)의 게이트 단자들은 2개의 입력신호 단자들과 서로 크로스(cross)형태로 연결된다.
결국, 반도체 메모리 장치에서의 차아지 펌핑회로는,
차아지 펌핑을 위해 서로 반대의 위상으로 인가되는 제1 및 제2 입력신호(A,B)를 일측 노드로 각기 수신하며, 타측 노드가 제1 및 제2 출력단(A',B')으로서 각기 기능하는 제1 및 제2 커패시터(C1,C2)와;
상기 제1 및 제2 커패시터(C1,C2)의 타측 노드에 게이트 단자가 각기 연결되고 소오스 단자가 상기 제2 및 제1 커패시터(C2,C1)의 상기 타측 노드에 각기 연결된 제1 및 제2 트랜지스터(MNa,MNb)와;
소오스 단자가 전원전압(VCC)에 각기 연결되고 드레인 단자가 상기 제1 및 제2 트랜지스터(MNa,MNb)의 드레인 단자에 각기 연결되고 게이트 단자가 상기 제2 및 제1 입력신호(B,A)에 각기 연결된 제 3 및 제4 트랜지스터(MPa,MPb)를 구비한다.
따라서, 본 실시 예에서는 2개의 피형 모오스(pMOS)트랜지스터의 추가적 연결 구성에 의해 입력신호의 타이밍 제어에 부담이 획기적으로 해소된다. 왜냐하면, 로우에서 하이로 움직이는 입력신호는 동시에 상대측 출력단을 전원전압(VCC)으로부터 격리시키기 때문이다. 이하에서는 보다 구체적인 동작이 도면을 참조로 설명된다.
도 4에서, 입력신호(A)는 0V에서 VCC로 움직이면서, 출력단 A'을 VCC에서 2*VCC로 승압 시킨다. 동시에 상기 입력신호(A)는 피형 모오스 트랜지스터(MPb)를 오프(Off)시킴으로써, 기존에 엔형 모오스 트랜지스터(MNb)를 통해 빠져나갈 수 있었던 차아지(charge)의 방전을 막아 준다. 즉, 하나의 입력신호는 승압이라는 본래의 동작이 수행되도록 함과 동시에 차아지 플로우(charge flow)가 발생할 수 있는 경로가 차단되도록 함으로써 입력 신호의 타이밍 미스에 따른 오동작이 방지된다. 종래의 크로스 커플 차아지 펌프의 경우에는 하나의 입력신호는 승압을, 그리고 나머지 또 다른 입력신호는 차아지 플로우가 발생할 수 있는 경로를 차단하는 역할을 하여, 각각의 입력신호가 역할 분담을 하였기 때문에, 입력신호들 간의 인가 타이밍이 정확하게 제어되지 않으면 안되었다. 그러나, 본 발명의 실시 예의 경우에는 각각의 입력신호 자체가 동시에 두 가지의 역할을 수행하기 때문에 타이밍 제어가 편리하고 부담이 감소되는 이점이 있다.
결국, 본 발명에 따른 차아지 펌핑 회로는 2개의 모오스 트랜지스터를 추가 한 것만에 의해서도, 종래의 회로가 갖는 단순성, 신뢰성, 고성능의 특징을 유지하면서도, 입력신호 제어에 대한 부담감 및 이에 의한 오동작의 가능성이 최소화 또는 감소된다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 트랜지스터의 타입, 트랜지스터의 개수를 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경할 수 있음은 물론이다.
상술한 바와 같이, 반도체 메모리 장치에서의 차아지 펌핑회로에 따르면, 회로의 단순성, 신뢰성, 및 고성능을 유지하면서도 입력신호의 제어에 대한 부담 및 신호 타이밍의 오류에 따른 오동작을 감소 또는 최소화할 수 있는 효과가 있다.
도 1은 통상적인 반도체 메모리 장치에서의 고전압 발생회로의 블록도,
도 2는 도 1중 차아지 펌프의 예시적 구체 회로도,
도 3은 도 2에 따른 입출력 신호 타이밍도, 및
도 4는 본 발명의 실시 예에 따른 차아지 펌핑회로도.

Claims (3)

  1. 반도체 메모리 장치에서의 차아지 펌핑회로에 있어서:
    차아지 펌핑을 위해 서로 반대의 위상으로 인가되는 제1 및 제2 입력신호를 일측 노드로 각기 수신하며, 타측 노드가 제1 및 제2 출력단으로서 각기 기능하는 제1 및 제2 커패시터와;
    상기 제1 및 제2 커패시터의 타측 노드에 게이트 단자가 각기 연결되고 소오스 단자가 상기 제2 및 제1 커패시터의 상기 타측 노드에 각기 연결된 제1 및 제2 트랜지스터와;
    소오스 단자가 전원전압에 각기 연결되고 드레인 단자가 상기 제1 및 제2 트랜지스터의 드레인 단자에 각기 연결되고 게이트 단자가 상기 제2 및 제1 입력신호에 각기 연결된 제 3 및 제4 트랜지스터를 구비함을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 1,2 트랜지스터가 엔형 모오스 트랜지스터인 경우에 상기 제3,4 트랜지스터는 피형 모오스 트랜지스터임을 특징으로 하는 회로.
  3. 반도체 메모리 소자의 승압회로에 있어서:
    제1 입력단,
    상기 제1 입력단과 직렬로 연결된 제1 커패시터,
    상기 제1 커패시터의 다른 쪽에 연결된 제1 출력단,
    상기 제1 출력단에 게이트가 연결된 제1 엔모스 트랜지스터,
    상기 제1 엔모오스 트랜지스터와 전원을 직렬로 연결시키는 제1 피모오스 트랜지스터,
    제2 입력단,
    상기 제2 입력단과 직렬로 연결된 제2 커패시터,
    상기 제2 커패시터의 다른 쪽에 연결된 제2 출력단,
    상기 제2 출력단에 게이트가 연결된 제2 엔모스 트랜지스터, 및
    상기 제2 엔모스 트랜지스터와 전원을 직렬로 연결시키는 제2 피모스 트랜지스터를 구비하며,
    상기 제1 엔모스 트랜지스터의 나머지 한 노드는 상기 제2 출력단에 연결되며, 상기 제1 피모스 트랜지스터의 게이트는 상기 제2 입력단에 연결되고, 상기 제 2 엔모스 트랜지스터의 나머지 한 노드는 상기 제1 출력단에 연결되며, 상기 제2 피모스 트랜지스터의 게이트는 상기 제1 입력단에 연결된 것을 특징으로 하는 회로.
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