KR20050117411A - 저항체를 이용한 솔더 댐 형성방법 - Google Patents

Abstract

본 발명은 저항체를 이용한 솔더 댐 형성방법에 관한 것으로 a) 반도체 기판 상부에 형성되는 도전성 물질과의 전기적인 절연을 위하여 상기 반도체 기판 전면에 절연층을 형성하는 단계; b) 상기 절연층 상부에 금속 박막을 패터닝하여 금속전극을 형성하는 단계; c) 솔더금속과 와이어 본딩이 형성되는 면을 제외한 상기 금속전극 상부와 상기 기판층 상부에 저항체를 형성하는 단계; 및 d) 상기 저항체가 형성되지 아니한 금속전극 상부에 솔더금속 및 와이어 본딩을 형성하는 단계를 포함한다.

Description

저항체를 이용한 솔더 댐 형성방법{Solder Dam Formation Method using Resistor Frame}

본 발명은 반도체 집적회로에 관한 것으로, 보다 상세하게는 저항체와 솔더금속이 같이 형성된 반도체 소자 중 저항체를 이용하여 솔더 댐을 형성하는 구조에 관한 것이다.

반도체 회로의 집적도가 높아지고 고주파 소자에 대한 수요가 늘면서 저항, 인덕터, 캐패시터의 수동소자가 집적되는 요구가 커지고 있으며, 소자의 크기가 소형화되면서 플립 칩 방식에 의한 칩 본딩이 많이 응용되고 있다.

플립 칩 방식이란 패키지의 크기를 줄이고 열 방출이 용이하며 전기적인 특성을 살리기 위해 개발된 기술로 접착 물질을 이용하여 부착하는 방식이다.

접착 물질로 사용하는 솔더를 접합하고자 하는 소자의 사이에 형성하고 녹는점 이상으로 온도를 올리면 솔더금속이 용해되고 일정시간 동안 압력을 가한 후 냉각하면 접합하게 된다. 솔더금속을 용해시킬 때 원하지 않는 위치로 솔더금속이 퍼지는 것을 막기 위하여 솔더 댐(solder dam)을 형성하게 된다.

도 1a 내지 1f는 종래 기술에 의해 저항 소자(3)와 솔더금속(6)이 집적화된 절연층(2), 저항체(3), 금속 전극(4), 솔더 댐(5) 및 솔더금속(6)을 포함하는 반도체 집적회로의 단면도를 나타낸 것으로 공정 순으로 설명하면 다음과 같다.

도 1a는 절연층을 형성하는 단계로써, 반도체 기판(1)과 기판(1) 위에 형성되는 저항체(3) 및 금속 도체(4)와의 전기적인 절연을 위하여 기판의 전면에 절연층(2)을 증착한다. 이 때 절연층(2)은 실리콘 산화막, 실리콘 질화막 등의 반도체 공정에 일반적으로 적용되는 절연막을 이용할 수 있다.

도 1b는 저항소자를 형성하는 단계로써, 이 때 저항체로 사용하려는 금속은 하부 절연층(2) 및 이후의 공정에서 형성되는 금속(4)과의 접착력이 우수하여야 하고 원하는 저항 값을 쉽게 만족할 수 있는 비저항을 가져야 하며 TCR(Temperature Coefficient of Resistance)이 작아서 온도 의존성이 작은 금속으로 선정하여야 한다. 주로 반도체 공정에 사용할 수 있는 박막형 저항체로는 NiCr 또는 TaN 금속을 많이 사용한다. 저항체를 형성하는 방법은 기판 전면에 저항체를 스퍼터링 또는 evaporation 방법 등의 금속 박막 증착 방법에 의하여 형성하고 사진 식각 기술 및 저항체 식각 공정을 이용하여 패터닝하는 방법을 이용하거나, 절연층 위에 사진 식각 기술을 이용하여 감광막을 이용하여 패터닝하고 금속 박막을 증착한 후 감광막을 제거하는 lift-off 방법에 의하여 형성할 수 있다.

도 1c는 금속전극을 형성하는 단계로써, 상기 공정에서 형성된 저항체(2)의 다른 회로와의 연결 및 캐패시터의 전극(미도시) 또는 인덕터(미도시)의 금속 및 솔더금속(6)이 놓여지는 부분의 UBM(Under Base Metal) 금속층으로 사용하기 위하여 금속(4)을 패터닝한다. 패터닝 방법은 저항체 형성 방법과 동일하다.

도 1d는 솔더 댐(5)을 형성하는 단계로써, 솔더 댐으로는 솔더금속(6)과의 젖음(wetting) 현상이 적은 재료로 사용하여야 하는데, 일반적인 예로 실리콘 산화물(SiO₂)을 사용한다. 솔더 댐(5)은 솔더(6)가 증착될 부분과 와이어 본딩(7)을 실시할 패드 부분은 하부 금속이 드러나도록 패터닝하여야 한다.

도 1e는 솔더금속(6)을 형성하는 단계로써, lift-off 공정을 통하여 솔더(6)를 패터닝하여 서브 마운트를 제작한다. 솔더금속(6)으로는 Au-Sn, In, Pb, Pb-Sn 등 전기적 및 구조적으로 연결시킬 수 있는 모든 금속이 가능하다.

도 1f는 와이어 본딩을 하는 단계로써, 칩을 기판으로부터 분리하기 위하여 다이싱 공정(미도시)을 실시하고 외부회로와의 전기적 연결을 위하여 Au 또는 Al에 의하여 와이어 본딩(7)을 실시한다.

상기와 같은 공정을 거쳐서 솔더댐이 완성되는데, 이러한 방법은 솔더 댐으로 추가의 박막을 형성하여야 하므로 공정이 복잡하고 수율이 떨어지며, 단가가 올라가는 문제점을 내포하게 된다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로 저항체 박막을 저항체 역할뿐만 아니라, 솔더 댐(solder dam) 물질로 사용함으로써 플립 칩(Flip-Chip) 방식 패키징의 신뢰성 향상 및 제작 원가 절감의 저 가격화를 실현하는 방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 칩 상에서 솔더 댐을 형성하는 방법은 a) 반도체 기판 상부에 형성되는 도전성 물질과의 전기적인 절연을 위하여 상기 반도체 기판 전면에 절연층을 형성하는 단계; b) 상기 절연층 상부에 금속 박막을 패터닝하여 금속전극을 형성하는 단계; c) 솔더금속과 와이어 본딩이 형성되는 면을 제외한 상기 금속전극 상부와 상기 기판층 상부에 저항체를 형성하는 단계; 및 d) 상기 저항체가 형성되지 아니한 금속전극 상부에 솔더금속 및 와이어 본딩을 형성하는 단계를 포함한다.

본 발명에서 상기 저항체는 솔더금속과 젖음 현상이 발생하지 않는 것이 바람직하다.

본 발명은 저항체 박막을 패터닝할 때 저항 부분 및 솔더금속의 주변으로도 저항체 박막이 형성될 수 있도록 패터닝함으로써 공정을 단순하게 하는 구조로 기존의 발명은 저항체와 솔더금속으로만 이루어진 경우 절연층, 저항체, 금속 층, 솔더 댐, 솔더 전극의 공정 단계를 거쳐야 하나, 본 발명은 절연층, 금속 층, 저항체(솔더 댐 역할 겸용), 솔더 전극만을 적층하는 단계로 기존의 방법에 비해서 공정 단계가 줄어든다.

이하 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

도 2a 내지 2e 는 본 발명에 의한 공정 단면도로 절연층(1), 금속 전극(4), 저항체(100) 및 솔더금속(6) 형성 공정 흐름도이다.

상기 실시예는, 저항체를 이용하여 솔더 댐(100)을 형성하는 과정을 개략적으로 나타낸 것이다.

도 2a는 절연층을 적층하는 단계로써, 반도체 기판(1)과 기판(1)위에 형성되는 도전성 물질과의 전기적인 절연을 위하여 기판의 전면에 절연층(2)을 증착한다. 이 때 절연층(2)은 실리콘 산화막, 실리콘 질화막 등의 반도체 공정에 일반적으로 적용되는 절연막을 이용할 수 있다.

도 2b는 금속전극(4)을 형성하는 단계로써, 본 발명에서는 설명의 간편을 위하여 금속 공정은 저항체의 양단 금속 패드 전극 및 솔더금속(6)의 UBM 금속만으로 한정하여 설명하였다. 이때 금속 박막이 갖추어야 할 조건으로는 하부 절연막(2)과의 접착이 우수하여야 하며, 금속의 상부층은 이후의 공정에서 형성되는 저항체(100)와의 접착력도 우수한 금속으로 선정하여야 한다. 금속 박막 패터닝 공정은 일반적인 반도체 공정을 이용할 수 있다.

도 2c는 저항체(100)를 형성하는 단계로써, 이때 사용할 수 있는 박막은 기존의 발명에서 기술하였던 요구 조건외에 이후의 공정에서 형성되는 솔더금속(6)과 젖음 현상(wetting)이 없는 박막으로 선정하여야 한다. 가장 일반적으로 사용하는 AuSn 솔더금속(6)을 이용하는 경우 AuSn과의 젖음 형상이 없는 TaN 박막으로 저항체를 형성한다. 패터닝 공정은 일반적인 반도체 공정을 사용할 수 있으며, 이때 패턴 모양은 저항체로 사용하는 부분(도 2c의 "A" 영역)과 솔더 댐으로 사용하는 부분(도 2c의 "B" 영역)이 형성되도록 하며 와이어 본딩이 이루어지는 부분은 저항체가 형성되지 않도록 패터닝하여야 한다.

도 2d는 솔더금속(6)을 적층하는 단계로써, lift-off 공정 또는 전기 도금법을 통하여 솔더금속(6)을 패터닝한다. 제작한다. 솔더금속(6)으로는 저항체와의 젖은 현상이 없는 것으로 선정하여야 한다.

도 2e는 칩을 기판으로부터 분리하는 단계로써, 다이싱 공정(미도시)을 실시하고 외부회로와의 전기적 연결을 위하여 Au 또는 Al에 의하여 와이어 본딩(7)을 실시한다.

상기에서 살펴본 바와 같이 본 발명에 의한 저항체 및 솔더금속(6) 형성 방법은 솔더 댐으로 저항체 박막을 이용함으로써 기존의 발명에 비하여 솔더 댐 공정을 없앨 수 있다.

도 3은 본 발명의 일 실시예에 따른 솔더금속(6)으로 AuSn을 증착하고 솔더 댐 역할을 하는 물질로 기존의 솔더 댐(5)은 실리콘 산화막을 이용하고, 본 발명에 의한 솔더 댐 역할을 하는 저항체(100)로 TaN을 증착하고 열처리를 한 후의 사진으로 기존의 솔더 댐(5)과 본 발명에 의한 솔더 댐(100) 두 가지 모두 완벽한 솔더 댐 역할을 하는 것을 관찰할 수 있다.

그러므로 저항체로 솔더 댐 역할을 수행하게 함으로써 기존의 솔더 댐(일반적으로 실리콘 산화막 형성) 공정을 제거할 수 있다.

상기와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 의하면, 저항체 박막을 솔더 댐으로 사용하여 솔더 댐 증착 공정을 없앰으로써 공정 단계를 줄일 수 있고, 신뢰성을 향상시킬 수 있으며 가격 경쟁력 및 제조 원가를 절감하는 효과가 있다.

도 1a 내지 도 1f는 기존에 반도체 칩 상에서 솔더댐을 형성하는 과정을 나타낸 단면도이다.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 저항체를 이용하여 솔더 댐을 형성하는 과정을 나타낸 단면도이다.

도 3은 본 발명 및 기존방법에 의한 솔더 댐을 형성한 도면이다.

{도면의 주요부호에 대한 설명}

1 : 반도체 기판 2 : 절연층

3 : 저항체 4 : 금속전극

5 : 솔더 댐 6 : 솔더금속

7 : 와이어 본딩 100 : 저항체를 이용한 솔더 댐

Claims (2)

1. a) 반도체 기판 상부에 형성되는 도전성 물질과의 전기적인 절연을 위하여 상기 반도체 기판 전면에 절연층을 형성하는 단계;

   b) 상기 절연층 상부에 금속 박막을 패터닝하여 금속전극을 형성하는 단계;

   c) 솔더금속과 와이어 본딩이 형성되는 면을 제외한 상기 금속전극 상부와 상기 기판층 상부에 저항체를 형성하는 단계; 및

   d) 상기 저항체가 형성되지 아니한 금속전극 상부에 솔더금속 및 와이어 본딩을 형성하는 단계를 포함하는 저항체를 이용한 솔더 댐 형성방법.
2. 제 1항에 있어서, 상기 저항체는 솔더금속과 젖음 현상이 발생하지 않는 것을 특징으로 하는 저항체를 이용한 솔더 댐 형성방법.