KR20050115949A - 전계 방출 디바이스 및 이러한 디바이스를 형성하는 방법 - Google Patents

전계 방출 디바이스 및 이러한 디바이스를 형성하는 방법 Download PDF

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KR20050115949A
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휴고 엠. 비세르
마쿠스 에이 베르스츄렌
튀니스 제이. 빙크
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

전계 방출 디바이스(1)는 예컨대, 전계 방출 디스플레이(FED)에서 전자를 방출시키기 위해 사용될 수 있다. 전계 방출 팁(40)은 전계 방출 디바이스(1)에 있는 전자를 방출시키기 위해 사용된다. 전계 방출 디바이스(1)의 동작 중에, 전계 방출 팁(40)이 전자를 방출시키도록, 전계 방출 팁(40)과의 전기적 접촉을 구비하는 제1 전극(4)과 제2 전극(34) 사이에 전압이 인가된다. 전계 방출 팁(40)을 형성하기 위해, 제1 전극(4)이 제공되는 기판(2) 상에 액체 물질층이 적용된다. 액체 물질층은 전계 방출 팁 구조(20)를 형성하기 위해 패턴화된 스탬프로 엠보스 가공되고 후속적으로 경화된다. 전도막(38)은 제1 전극(4)과의 전기적 접촉을 갖는 전계 방출 팁을 형성하기 위해 전계 방출 팁(40) 구조 상에 적용된다.

Description

전계 방출 디바이스 및 이러한 디바이스를 형성하는 방법{FIELD EMISSION DEVICE AND A METHOD OF FORMING SUCH A DEVICE}
본 발명은 전계 방출 디바이스를 제작하는 방법에 대한 것이다.
본 발명은 또한 전계 방출 디바이스에 대한 것이다.
전계 방출 디바이스는 평면 패널형 디스플레이, 소위 전계 방출 디스플레이(FED)용 전자원으로 사용될 수 있는데, FED는 진공 전자 디바이스이다.
전계 방출은 인가된 전기장의 결과, 전자가 적합한 이미터 물질의 외표면에서 전위벽을 통과하는 양자-역학 현상이다. 전기장의 존재가 상기 외표면의 전위벽의 폭을 한정시켜, 이러한 전위벽을 전자가 투과할 수 있다. 따라서, 전자가 전계 이미터 물질로부터 방출될 수 있다. 전계 방출 디바이스는 일반적으로 게이트 구조(또한 3극진공관 구조로도 불림)를 채용한다. 게이트 구조는 전계 이미터 물질 , 및 두 개의 전극, 즉 캐소드 전극 및 게이트 전극을 포함한다. 작동 중에, 이들 전극 사이에서, 전기장이 형성되어 보통 캐소드 전극에 인접 배치되는 전계 이미터 물질로부터 전자의 방출을 허용한다.
전계 방출 디스플레이에서, 전계 방출 디바이스는 두 세트의 전극, 더욱 상세하게는 한 세트의 캐소드 전극과 한 세트의 게이트 전극을 채용한다. 이러한 전극 세트는 일반적으로 수동의 행 및 열 매트릭스 구조를 한정한다. 이로써, 전기장, 즉 전자 방출 전류가 전계 방출 디스플레이의 디스플레이 스크린 상의 각 픽셀과 무관하게 조정될 수 있다. 전계 이미터 물질에 대해 충분히 높은 세기의 전기장을 얻기 위해, 캐소드 및 게이트 전극은 일반적으로 서로 가까이 있어야 한다. 이를 달성하기 위해, 절연층이 전극 세트 사이에 제공된다.
US 6,045,425는 전계 방출 디바이스에서 전자를 방출시키기 위해 사용될 수 있는 전계 방출 팁을 제작하는 방법을 기술하고 있다. 때로는 스핀드트 이미터(Spindt emitter)로도 불리는 전계 방출 팁은 그룹으로 형성되는데, 각 그룹은 캐소드 전극과 전기적으로 접촉하며, 전압이 특정 그룹에 대응하는 게이트 전극 및 캐소드 전극에 인가될 때 전자를 방출한다. US 6,045,425의 전계 방출 팁은 캐소드 상에 제공되는 절연체 층에 형성되는 개구부에 고밀도 플라즈마 화학 기상 성장법(high density plasma chemical vapour deposition)에 의해 형성된다. 후속적인 단계에서, 초과 증착된 물질이 절연체 층에 제공되는 소위 리프트-오프 층을 에칭함으로써 제거된다. 이후 게이트 전극을 형성하기 위해 추가적인 단계가 요구된다. US 6,045,425에 기술된 방법은 많은 단계를 포함할 수 있으며 따라서 시간이 걸리고 비싸다. 또한 기상 성장하는 동안 전계 방출 디바이스의 모든 전계 방출 팁이 동일한 크기로 성장된다는 것을 보장하기가 어렵다. 이에 따라 전계 방출 디바이스에서 고르지 않은 전자 방출의 위험이 존재한다.
도 1a 내지 도 1j는 횡단면도로서 전계 방출 디바이스를 형성하는 방법을 예시하는 도면.
도 2a 내지 도 2e는 횡단면도로서 전계 방출 디바이스를 형성하는 대안적인 방법을 예시하는 도면.
도 3은 횡단면도로서 전계 방출 디바이스를 형성하는 또 다른 방법을 예시하는 도면.
종래 방법보다 더 빠르고 더 값싸게 전계 방출 디바이스를 형성하는 방법을 제공하는 것이 본원 발명의 목적이다.
이러한 목적은 전제부에 따른 그리고 다음 단계 즉,
기판에 전도층을 제공하는 단계,
상기 전도층에 액체 물질층을 제공하는 단계,
액체 물질층을 엠보스 가공하기 위해 그리고 이 층 내에 적어도 하나의 전계 방출 팁 구조를 형성하기 위해 상기 액체 물질층에 패턴화된 스탬프를 맞물리게 하는 단계,
액체 물질층을 경화시키고, 이로써 적어도 하나의 결정형 전계 방출 팁 구조(solidified field emission tip structure)를 갖는 결정형의, 패턴화된 절연층을 형성하는 단계,
결정형 전계 방출 팁 구조를 전도층과 전기적으로 접촉하도록 적어도 하나의 결정형 전계 방출 팁 구조에 전도막을 형성하는 단계
를 포함하는 전계 방출 디바이스를 형성하는 방법에 의해 달성된다.
본 발명의 방법은 고 품질의 전계 방출 팁을 제작하는데 필요한 단계의 수를 감소시킨다. 전계 방출 팁의 물리적 형상의 제어가 개선된다. 패턴화된 스탬프의 사용은 전계 방출 디바이스의 대량 생산이 가능해진다는 점에서 유리하다.
청구항 2에 따른 조치는 전계 방출 팁 구조와 전극 구조를 구비하는 전계 방출 디바이스를 제작하는 것을 용이하게 하는 장점을 갖는데, 이 구조들은 동시에 그리고 동일한 패턴화된 스탬프로 형성되기 때문에 서로에 대해 매우 잘 정렬되어 있다. 올바른 정렬은 전계 방출 디바이스에서와 같이 넓은 영역에서 균일한 방출을 획득하는데 중요한 잘 규정된 방출 특성을 야기한다. 다른 장점은 전계 방출 팁 구조와 전극 구조가 단 하나의 단계에서 형성되어 전계 방출 디바이스를 제작하는데 필요한 단계의 수를 줄여 준다는 것이다.
청구항 3에 따른 조치는 전계 방출 팁 구조와, 존재하는 경우, 전기적으로 전도하는 전극 구조와 같은 구조를 만드는 효과적인 방법을 제공한다는 장점을 갖는다. 증발된 전도 물질은 매우 작은 전계 방출 팁 구조를 전도층과 전기적으로 접촉시키고 또한 전계 방출 팁 구조의 팁을 예리하게 유지하는데 매우 적합하다. 전자 방출에 매우 적합한 텅스텐 및 몰리브덴 막과 같은 금속막은 이러한 증기 증착에 의해 효과적으로 사용될 수 있다.
청구항 4에 따른 조치는, 전도층을 도포하는 초과 절연 물질이 제거될 때 전계 방출 팁 구조의 전도층으로의 전기적인 접촉이 더욱 용이하게 되는 장점을 갖는다. 에칭은 형성된 작은 구조 사이에서 아래로 이르고 초과 절연 물질을 에칭하는데 매우 적합한 간단한 공정이다.
청구항 5의 조치는 코팅이 전계 방출 팁 구조 및 존재하는 경우, 전극 구조가 또한 후속적인 에칭 단계에서 에칭되는 것을 방지한다는 점에서 한가지 장점을 갖는다.
청구항 6의 조치는 코팅의 응용이 전극 구조 상에 게이트 전극을 제공하기 위해 사용될 수 있다는 장점을 갖는다. 또한 전계 방출 팁 구조의 팁에서의 전도성이 개선될 수 있다.
청구항 7에 따른 조치는 전계 방출 장치, 및 존재하는 경우, 또한 전극 구조 의 효율적인 보호를 제공함으로써 이들 구조가 후속적인 에칭 단계에서 에칭되지 않는 장점을 갖는다. 소수성 코팅은 에칭 단계 후 제거될 수 있어 예컨대 전도막이 사용될 수 있다.
본 발명의 추가적인 목적은 종래의 전계 방출 디바이스보다 더욱 싸고 제작하기 더 쉬우며 높은 그리고 예측가능한 품질을 갖는 전계 방출 디바이스를 제공하는 것이다.
이러한 목적은 전제부에 따른 그리고 다음 즉,
제1 전극을 형성하는 전도층이 상부에 제공되는 기판,
전계 방출 팁으로서, 전계 방출 팁 구조를 형성하기 위해 제1 전극 위에 제공되는 액체 물질층을 패턴화된 스탬프로 엠보스 가공하고, 계속해서 액체 물질층을 경화시키며, 실질적으로 전계 방출 팁을 도포하고 있는 그리고 상기 팁을 상기 제1 전극과 전기적으로 접촉시키는 전도막을 형성하는 것을 통해 형성되는, 전계 방출 팁,
제1 전극과 함께, 전계 방출 팁에 대해 전기장을 인가하기 위한 제2 전극을 포함하는 전계 방출 디바이스에 의해 달성된다.
이러한 전계 방출 디바이스의 장점은 제작비가 저렴하며 이로써 전계 방출 디스플레이(FED)의 대량 생산에 이용될 수 있다는 것이다. 본 발명에 따른 전계 방출 디바이스의 추가적인 장점은 전계 방출 팁이 높은 품질과, 예측가능한 물리적 크기와, FED에 포함되는 예컨대 스크린 영역에 대해 전자 방출을 고르게 하는 전자 방출 특성을 갖는다는 것이다.
청구항 9에 따른 조치는 전계 방출 팁, 및 게이트 전극일 수 있는 제2 전극이 서로에 대해 매우 잘 정렬된다는 장점을 갖는다. 양호한 정렬은 전계 방출 디바이스의 품질에 중요하나, 이전의 기술로 대량 생산시에 얻기는 종종 어렵다. 양 패턴을 구비하는 스탬프를 사용해서 전계 방출 팁 구조와 전극 구조를 동시에 형성함으로써, 이러한 스탬프로 생산되는 모든 전계 방출 디바이스에 대해 양호한 정렬이보장된다.
청구항 10에 따른 조치는 게이트 전극과 전계 방출 팁 모두에 대해, 특히 전계 방출 팁의 팁에서, 충분한 전기적 전도성을 제공하는 장점을 갖는다. 스탬프에 의한 코팅의 응용이 넓은 영역에 걸쳐 낮은 제작 비용과 균일한 방출을 제공한다.
청구항 11에 따른 조치는 전계 방출 팁 구조 상에 예리한 팁을 제공하는 장점을 갖는다. 이러한 예리한 팁은 전계 방출 팁으로부터의 충분한 전자 방출에 대해 바람직하다.
바람직하게는 전계 방출 팁 상에 사용된 전도막은 2-50nm, 더욱 바람직하게는 5-15nm의 두께를 갖는다. 얇은 전도막이 전계 방출 팁 구조의 물리적 크기에 실질적인 영향을 주지 않을 거라는 점에서 유리하다. 이에 따라 전계 방출 팁 구조의 물리적인 크기는 단지, 더욱 양호한 크기 제어를 낳는 패턴화된 스탬프에 의해 결정된다. 추가적인 장점은 얇은 전도막이 전계 방출 팁의 팁의 예리함을 실질적으로 감소시키지 않을 거라는 것이다. 예리한 팁은 전자 방출 특성상 유리하다. 바람직하게는, 전도막은 금속막인데 그 이유는 금속막이 박막보다 높은 전도성을 갖고 있기 때문이다.
본 발명의 이들 및 다른 측면은 이후 설명되는 실시예로부터 명백하며 이를 참조해 명료해질 것이다.
본 발명은 이제 더욱 상세하게 그리고 첨부 도면을 참조해서 설명될 것이다.
도면은 개략적인 것으로서 축척에 맞게 그려진 것은 아니다. 그 목적은 마이크로미터 스케일 구조의 정확한 표현을 제공하기 보다는 다수의 공정 단계를 예시하고자 하는 것이다. 대응하는 구성 요소는 일반적으로 동일한 참조 번호를 갖는다.
전계 방출 디바이스용 게이트 구조(3극진공관 구조)는 본 발명에 따른 방법의 실시예에 의해 제작된다. 3극진공관 구조를 갖는 전계 방출 디바이스(1)의 제작법이 도 1에 예시되어 있다.
우선, 기판(2), 예컨대 유리판에 패턴화된 캐소드 전극(4) 형태로 전도층이 제공된다. 캐소드 전극(4)은 3극진공관 구조로 제1 전극을 형성할 것이다. 도 1a에 나타난 바와 같이, 액체 물질층(6)이 기판(2)과 캐소드 전극(4)에 대해 제공된다. 이 층(6)은 바람직하게는 1과 10 마이크로미터 사이의 두께를 가지며, 특히, 스핀 공정, 스크린-인쇄 기술 또는 딥-코팅 공정에 의해 기판(2) 상에 증착된다. 이 액체 물질은 바람직하게는 콜로이드형 실리카(Ludox TM50) 및 메틸 트리-메톡시 실란(MTMS)의 서스펜션과 같은, 졸-겔 타입이다. 대안적으로, 이 액체 물질은 감광 화합물을 지닌 폴리이미드를 포함한다. 아래에서 설명되는 엠보스 가공 단계와 유사한 후속적인 엠보스 가공 단계 동안, 폴리이미드는 UV광으로 노출시켜 경화될 수 있다.
엘라스토머 스탬프(8)에는 그 표면(12) 상에 패턴(10)이 제공되는데, 이 스탬프는 예컨대 PDMS(폴리디메틸실록산)로 만들어지며, 이 PDMS는 실리콘 고무이다. 패턴(10)은 원뿔모양의 홈부(14)와, 바람직하게는 원통형의 홈부(16)를 포함한다. 홈부(14,16)는 돌출부(18)에 의해 둘러싸인다. 원뿔모양의 홈부(14)는 원통형 홈부(16)와 잘 정렬된다.
도 1b에 도시된 바와 같이, 스탬프(8)의 표면(12)은 상기 액체 물질층(6)을 엠보스 가공하기 위해 그리고 스탬프(8)의 표면(12)상의 패턴(10)을 액체 물질층(6)으로 이동시키기 위해 맞물리는 단계 동안 액체 물질층(6)과의 접촉이 발생된다. 층(6)을 엠보스 가공하는 동안, 액체 물질은 따라서 돌출부(18)에 의해 밀리나 홈부(14,16) 내에 남는다. 이로써, 액체 물질층(6)은 스탬프(8) 상의 홈부(14,16) 및 돌출부(18)의 패턴과 매칭되는 엠보스 가공된 패턴을 제공받는다. 이 공정은 "소프트 리소그래피" 또는 "액체 엠보스 가공"으로 불린다.
제1 경화 단계는 층(6)이 2-10분 동안 70??의 온도로 가열되어 수행된다. 이는 층(6)이 자신(6)으로부터 스탬프(8)를 제거하는 후속적인 단계 동안 그 패턴을 유지하는 것을 보장한다.
도 1c는 스탬프(8)가 층(6)으로부터 제거된 모습을 도시한다. 보여지는 바와 같이, 원뿔 모양의 전계 방출 팁 구조(20)가 원뿔 모양의 홈부(14)에 대응하는 층(6) 위의 위치에 돌출되어 있다. 원통형의 전극 구조(22)는 원통형의 홈부(16)에 대응하는 층(6) 위의 위치에 돌출되어 있다. 이 구조(20,22)는 캐소드 층(4)으로부터, 층(6)의 원래 두께와 스탬프(8)의 패턴에 따라 통상적으로 1에서 10마이크로미터의 높이를 갖는다. 전극 구조(22)는 구조(22,20)가 그 표면(12) 상에 원통형의 홈부(16)와 원뿔모양의 홈부(14)를 모두 구비하는 스탬프(8)로 동시에 만들어지기 때문에 전계 방출 팁 구조(20)와 정렬된다.
스탬프(8)를 제거한 후에, 층(6)이 바람직하게는 약 350??의 상승된 온도로 30분동안 가열되어 제2 경화 단계가 수행된다. 제2 경화 단계 동안, 층(6)의 액체 물질은 고체 절연층(6)으로 변한다. 액체 물질층이 위에서 언급한 졸-겔형의 서스펜션을 포함하는 경우에, 고체 절연 물질은 실리콘 다이옥사이드와 유기 변환된 실리콘 옥사이드(organically modified silicon oxide)를 포함하며, 결정화된 층(6)의 절연 상수는 3과 4 사이이다.
도 1d는 제2 스탬프(24)를 도시한다. 스탬프(24)는 제1 표면(28) 상에 얇은 서스펜션을 수용하고 있다. 서스펜션(26)은 은 또는 금 입자와 같은, 금속 입자의 경화되지 않은 콜로이드형 서스펜션일 수 있다. 서스펜션(26)은 스탬프를 서스펜션 배스에 담금으로써 스탬프(24)에 인가될 수 있다. 또한, 서스펜션(26)을 수용하는 제2 기판(미도시)과 스탬프(24)를 접촉시킴으로써 서스펜션(26)을 스탬프(24)에 인가하는 것이 가능하다. 서스펜션(26)은 스탬프(24) 상에 균일층을 형성할 수 있거나, 더욱 바람직하게는, 전극 모양에 대응하는 패턴을 전계 방출 디바이스 상에 형성할 수 있다.
도 1e는 제2 스탬프(24)가 결정화된 층(6)과의 접촉이 이루어지는 것을 도시하며 서스펜션(26)이 전계 방출 팁 구조(20)와 전극 구조(22)의 돌출부(30) 상에 부분적으로 증착되고 이에 따라 이 돌출부(30) 상에 서스펜션(26)의 코팅(32)을 형성하는 것을 도시한다. 증착 단계 후에, 스탬프(24)는 이번에도 역시 제거된다. 이후, 은 입자의 콜로이드형 서스펜션(26)의 경우에, 코팅(32)은 벌크 은의 고유저항의 약 1.5 내지 2배의 고유저항으로 전기적으로 전도되도록 약 300??의 온도에서 경화된다.
도 1f는 코팅(32)을 경화시킨 후의 상태를 도시한다. 전극 구조(22) 상에서 경화된 코팅은 게이트 전극(34) 형태로 제2 전극을 형성한다. 전계 방출 팁 구조(20) 상에서 경화된 코팅은, 각각이 대응 전계 방출 팁 구조(20)의 예리한 팁을 보호하는 캡(36)을 형성한다.
도 1g는 도 1f에 도시된 영역(1G)의 확대도이다. 도 1g에 도시된 바와 같이, 캐소드 전극(4)을 도포하는 약간의 초과 결정화된 액체 물질(7)이 존재하는 경우에, 초과 결정화된 액체 물질(7)을 에칭 제거하기 위해 희석(0.01N)HF 액을 포함하는 부식액을 사용하는 단시간의 습식 화학 에칭(a short wet chemical etch)이 수행된다.
도 1h는 HF로 에칭한 후의 결과를 도시한다. 초과 결정화된 액체 물질이 제거되어 캐소드 전극(4)을 전계 방출 팁 구조(20)와 전극 구조(22) 사이에 노출시킨다. 게이트 전극(34)은 부식액으로부터 전극 구조(22)를 보호하나, 임의의 등방성 백-에칭이 발생할 수 있다. 동일한 방식으로 캡(36)이 부식액으로부터 전계 방출 팁 구조(20)의 팁을 보호한다.
다음 단계에서, 증기화된 금속이 게이트 전극(34), 캡(36) 및 전계 방출 팁 구조(20) 상에 증착된다. 이 금속은 바람직하게는 높은 용융점을 갖는 금속이 바람직한데 그 이유는 금속이 전계 방출 디바이스를 포함하는 디스플레이 디바이스에서 발생할 수 있는 스퍼터링에 의해 쉽게 제거되지 않기 때문이다. 이러한 금속의 바람직한 예는 텅스텐(W)과 몰리브덴(Mo)을 포함한다. 바람직하게는 금속은 어떠한 물질도 전극 구조(22)의 수직측벽에 증착되지 않도록 또는 극소량의 물질이 상기 측벽에 증착되도록 기판(2)에 수직 방향으로 증기화된다. 도 1i는 증기화된 금속의 증착이 전계 방출 팁 구조(20)와 캡(36) 위에 전도막(38)을 형성한 후의 전계 방출 디바이스(1)를 도시한다. 전도막(38)의 두께는 통상 5 내지 10nm이다. 전도막(38), 전계 방출 팁 구조(20) 및 캡(36)이 함께 전계 방출 팁(40)을 형성하는데, 이 팁은 전도막(38)에 의해 캐소드 전극(4)과 전기적으로 접촉하고 전위가 캐소드 전극(4)과 게이트 전극(34)에 인가될 때 전자를 방출한다. 전계 방출 팁(40)의 팁은 예리한데, 이는 양호한 전자 방출 특성상 필요하다. 도 1i로부터 보여지는 바와 같이, 증착된 금속 일부가 게이트 전극 코팅(42)을 형성하는 게이트 전극(34)의 최상부에 증착되어 게이트 전극(34)의 전도성을 추가적으로 개선시킨다.
게이트 전극(34)에 대한 임의의 누전 위험을 회피하기 위해, 단시간의 메탈 에칭이 수행되어 전극 구조(22)의 수직벽상에 증착된 임의의 금속을 제거하고 이에 따라 게이트 전극(34)과 캐소드(4) 사이에서 어떠한 직접적인 전기적 접촉이 발생할 수 없다는 것을 보장한다. 이러한 금속 에칭은, 텅스텐으로 만들어진 전도막(38)의 경우에, 과산화수소, 암모니아 및 물을 함유하는 부식액으로 행해질 수 있다. 에칭은 평균 약 1nm의 전도막(38)이 에칭 제거될 정도로 수행된다. 도 1j는 이러한 메탈 에칭 후의 최종적인 전계 방출 디바이스(1)를 도시한다. 도 1j에서 보여지는 바와 같이, 얇은 금속층이 전극 구조(22)의 수직벽으로부터 제거된다. 단시간의 메탈 에칭은 전계 방출 팁(40)의 전도층(38)에 매우 작은 영향을 준다.
도 2a 내지 도 2e는 본 발명의 대아적인 실시예를 도시한다. 이러한 대안적인 실시예에 의해, 캐소드 전극(104)과 기판(102) 상에 액체 물질층(106)을 엠보스 가공하고 계속해서 위에서 도1 a 내지 도 1c를 참조해서 설명된 동일한 원리에 따라 경화시킴으로써 전계 방출 팁 구조(120)와 전극 구조(122)가 먼저 형성된다. 전계 방출 팁 구조(120)와 전극 구조(122)를 경화시킨 후에, 이들은 결정화된 물질(106)을 더욱 친수성이 되도록, 즉, 소위 반응성 OH 처리 표면(a reactive OH terminated surface)을 구비하도록, UV-오존 처리 또는 산소 플라즈마에 노출된다. 제2 스탬프(124)는 소수성 단일막(126)(예컨대, 유기 변환된 실란)을 전계 방출 팁 구조(120)와 전극 구조(122)의 돌출부(130)에 적용하기 위해 사용된다. 바람직하게는, 스탬프(124)는 소수성 층(126)이 전계 방출 팁 구조(120)의 팁 부분과 더욱 용이하게 양호한 접촉이 이루어지도록 낮은 탄성 계수를 갖는다. 도 2a는 자신의 단일층을 돌출부(130)에 적용한 제2 스탬프(124)를 뒤로 당김으로써 이 돌출부가 소수성 코팅(132)으로 도포한 직후를 도시한다.
도 2b는 도 2a의 영역(IIB)의 확대도이다. 캐소드 전극(104)을 도포하는 약간의 초과 결정화된 액체 물질(107)이 존재하는 경우에, 초과 결정화된 물질(107)을 제거하고 구조(120,122)사이의 영역에서 캐소드 전극(104)을 드러내기 위해 희석(0.01N)HF 액으로 습식 화학 에칭이 수행된다. 에칭하는 동안, 전계 방출 팁 구조(120)와 전극 구조(122)가 소수성 코팅(132)에 의해 보호된다. 이에 따라 전계 방출 팁 구조(120)의 팁이 예리하게 유지된다. 상기 에칭에 의해 초과 결정화된 물질(107)을 제거한 후에, 소수성 코팅(132)은 그 목적을 다하고 단시간의 UV-오존 처리 또는 산소 플라즈마 처리에 의해 제거된다. 도 2c는 에칭 및 소수성 코팅의 후속적인 제거 후의 구조(120,122)의 형상을 도시한다.
다음 단계에서, 증착된 금속이 전도막(138)을 형성하기 위해 전극 구조(122)와 전계 방출 팁 구조(120) 상에 증착된다. 바람직하게는, 증착된 금속은 소량의 물질만이 전극 구조(122)의 수직측벽에 증착되도록 기판(102)에 수직 방향으로 적용된다. 이 금속은 바람직하게는 높은 용융점을 갖는 금속이 바람직한데 그 이유는 금속이 전계 방출 디바이스를 포함하는 디스플레이 디바이스에서 발생할 수 있는 스퍼터링에 의해 쉽게 제거되지 않기 때문이다. 이러한 금속의 바람직한 예는 텅스텐(W)과 몰리브덴(Mo)을 포함한다. 도 2d는 증기 증착에 의해 전도막(138)을 약 5 내지 10nm의 두께로 증착한 후의 구조(120,122)를 도시한다. 보여지는 바와 같이 전계 방출 팁 구조(120)과 함께 막(138)은 전계 방출 팁(140)을 형성하는데, 이 팁은 캐소드 전극(104)과 전기적으로 접촉한다. 전극 구조(122) 상에 증착된 금속은 게이트 전극(134)을 형성한다. 도 2d에 나타나는 바와 같이, 얇은(1nm보다 작음) 금속층이 전극 구조(122)의 수직 상에 또한 증착된다. 캐소드 전극(104)으로의 게이트 전극(134)의 임의의 단락(short-circuiting) 위험을 회피하기 위해, 단시간의 메탈 에칭이 캐소드 전극(104)에 대해 수행될 수 있다. 이러한 금속 에칭은, 텅스텐으로 만들어진 전도막(138)의 경우에, 과산화수소, 암모니아 및 물을 함유하는 부식액으로 행해질 수 있다. 이러한 부식액은 등방성이며, 이는 에칭효과가 모든 공간 방향으로 동일함을 의미한다. 에칭은 평균 약 1nm의 전도막(138)이 에칭 제거되어 게이트 전극(134)과, 캐소드 전극(104) 또는 전계 방출 팁(140) 사이의 임의의 전기적 접촉을 회피할 정도로 수행된다.
일부 경우에, 게이트 전극(134)이 개선된 전도성을 필요로 할 수도 있다. 이러한 경우에, 은 또는 금 입자와 같은, 금속 입자의 경화되지 않은 콜로이드형 서스펜션을 포함하는 서스펜션이 도 1d 내지 도1f를 참조해서 위에서 설명된 것과 동일한 원리에 따라 제3 스탬프(미도시)에 의해 사용될 수 있다. 도 2e는 위에서 언급한 금속 에칭과, 콜로이드형 서스펜션의 사용 및 경화 후의 결과적인 전계 방출 디바이스(101)를 도시한다. 이러한 콜로이드형 서스펜션을 사용하고 경화시킨 후에, 게이트 전극(134)은 경화된 금속 입자 서스펜션의 여분의 전도층(142)을 포함하며 전계 방출 팁(140)은 동일한 물질로 된 캡(136)을 구비한다. 도 2e로부터 명백하듯이, 금속 에칭이 전극 구조(122)의 수직벽 상에 있는 얇은 증착된 금속 층을 제거함에 따라 임의의 단락 위험을 회피한다.
콜로이드형 금속 입자 서스펜션을 적용할 때 사용된 제3 스탬프는 낮은 탄성 계수를 갖는다. 따라서 콜로이드형 서스펜션이 상기 캡(136)을 형성하도록 전계 방출 팁(140)의 팁 부분을 또한 덮는다. 여분의 전도층(142)과 캡(136)은 게이트 전극(134)과 전계 방출 팁(140) 각각의 전도성을 개선시킬 것이다.
도 3은 전계 방출 디바이스를 형성하는데 있어 최종 단계에 대한 것으로서 도 2e의 대안적인 실시예를 도시한다. 본 대안적인 실시예에서, 콜로이드형 금속 입자 서스펜션은 높은 탄성 계수를 갖는 제3 스탬프(미도시)의 도움으로 적용된다. 도 3에 도시된 전계 방출 디바이스(201)는 기판(202), 캐소드(204) 및 전극 구조(222)를 구비하는데, 이 전극 구조는 경화된 콜로이드형 금속 입자 서스펜션 층(242)에 의해 덮히는 증착된 금속 증기의 게이트 전극(234)을 구비한다. 전계 방출 디바이스(201)는 추가적으로, 증착된 금속 증기 전도막(238)에 의해 덮히는 전계 방출 팁 구조(220)를 포함하는 전계 방출 팁(240)을 포함한다. 제3 스탬프의 높은 탄성 계수로 인해, 어떠한 경화된 콜로이드형 서스펜션 캡도 전계 방출 팁(240)의 팁에 적용되지 않으며, 이로써 이 팁은 매우 예리한 팁을 갖는다.
위에서 설명된 실시예의 다양한 변형예가 첨부된 청구항의 범위 내에서 가능하다는 것이 인식될 것이다.
따라서, 예컨대, 우선 알파-스탬프로 전계 방출 팁 구조를 형성하고 그 후 패턴화된 베타-스탬프 또는 다른 방법으로 전극 구조를 형성하는 것이 가능하다. 그러나, 위에서 설명된 바와 같이, 두 가지 패턴이 제공된 패턴화된 스탬프를 사용해서 전계 방출 팁 구조와 전극 구조를 동시에 형성하는 것이 바람직하다는 것이 인식될 것인데, 그 이유는 전계 방출 팁 구조와 전극 구조의 정렬이 훨씬 용이하며 단계의 수가 감소되기 때문이다.
엠보스 가공 후 액체 물질층을 경화시키기 위해 채택되는 시간과 온도는 해당 물질에 따른다는 것이 인식될 것이다. 일부 물질에 대해서는 대기 온도에서 경화시키는 것이 적절할 수 있는 반면에, 나머지 물질은 경화를 위해 높은 온도를 필요로 할 수 있다.
패턴화된 스탬프로 엠보스 가공함으로써, 단 하나의 또는 소수의 전계 방출 팁 구조, 및 존재하는 경우, 전극 구조를, 위에서 설명된 바와 같이 형성하는 것이 가능하다. 그러나, 다수의 전계 방출 팁 구조, 및 존재하는 경우, 전극 구조를 하나의 엠보스 가공 동작으로 형성하는 것이 바람직하다는 것이 인식되어야 한다. 더욱 바람직하게는, 모든 전계 방출 팁이 서로에 대해 그리고 그들 각각의 전극 구조와 잘 정렬되도록, 예로서, 완전한 FED를 제공하는 하나의 전계 방출 디바이스에 필요한 모든 전계 방출 팁 구조와 전극 구조는 하나의 엠보스 가공 동작으로 형성되어야 한다.
요컨대, 전계 방출 디바이스가 예컨대, 전계 방출 디스플레이(FED)에서 전자를 방출시키기 위해 사용될 수 있다. 전계 방출 팁은 전계 방출 디바이스에서 전자를 방출시키기 위해 사용될 수 있다. 전계 방출 디바이스의 동작 중에, 전계 방출 팁이 전자를 방출시키도록, 전계 방출 팁과의 전기적 접촉을 구비하는 제1 전극과 제2 전극 사이에 전압이 인가된다. 전계 방출 팁을 형성하기 위해, 제1 전극이 제공되는 기판 상에 액체 물질층이 적용된다. 액체 물질층은 패턴화된 스탬프로 엠보스 가공되고 후속적으로 전계 방출 팁 구조를 형성하기 위해 경화된다. 전도막은 제1 전극과의 전기적 접촉을 갖는 전계 방출 팁을 형성하기 위해 전계 방출 팁 구조 상에 적용된다.
본 발명은 전계 방출 디바이스를 제작하는 방법에 이용 가능하며, 또한 전계 방출 디바이스에 이용 가능하다.

Claims (12)

  1. 전계 방출 디바이스(1)를 제작하는 방법으로서,
    기판(2) 상에 전도막(4)을 제공하는 단계,
    상기 전도막(4) 상에 액체 물질층(6)을 제공하는 단계,
    상기 액체 물질층(6)을 엠보스 가공하고 그 안에 적어도 하나의 전계 방출 팁 구조(20)를 형성하기 위해 패턴화된 스탬프(8)를 상기 액체 물질층(6)과 맞물리는 단계,
    상기 액체 물질층(6)을 경화시키고, 이로써 적어도 하나의 결정화된 전계 방출 팁 구조(20)를 구비하는 결정화된, 패턴화된 유전층(6)을 형성하는 단계, 및
    상기 결정화된 전계 방출 팁 구조(20)를 상기 전도막(4)과의 전기적으로 접촉되도록 하기 위해 상기 적어도 하나의 결정화된 전계 방출 팁 구조(20) 상에 전도막(38)을 형성하는 단계를 포함하는, 전계 방출 디바이스 제작 방법.
  2. 제1 항에 있어서,
    상기 패턴화된 스탬프(8)는 적어도 하나의 전계 방출 팁 구조(20)와, 상기 팁 구조(20)와 정렬되는 적어도 하나의 전극 구조(22)를 형성하기 위한 패턴(14,16,18)을 포함하며, 상기 엠보스 가공 단계는 상기 액체 물질층(6) 내에 적어도 하나의 전계 방출 팁 구조(20)와, 상기 팁 구조와 정렬되는 적어도 하나의 전극 구조(22)를 동시에 형성되게 하는, 전계 방출 디바이스 제작 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 전도막(38)을 형성하는 단계는 전도 물질을 상기 결정화고, 패턴화된 유전층(6) 상에 증착하는 단계를 포함하는, 전계 방출 디바이스 제작 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 전도막(38)을 형성하는 단계 이전에 상기 전도층(4)으로부터 초과 절연 물질(7)을 제거하기 위해 에칭 단계가 수행되는, 전계 방출 디바이스 제작 방법.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 액체 물질층(6)을 경화시키는 단계 다음에, 상기 결정화되고, 패턴화된 유전층(6)의 돌출부(30) 상에 코팅(32)을 적용하는 단계가 계속되는, 전계 방출 디바이스 제작 방법.
  6. 제5 항에 있어서,
    상기 코팅은 전도성 코팅(32)인, 전계 방출 디바이스 제작 방법.
  7. 제5 항에 있어서,
    상기 코팅은 소수성 코팅(132)인, 전계 방출 디바이스 제작 방법.
  8. 전계 방출 디바이스로서,
    제1 전극(4)을 형성하는 전도층(4)이 상부에 제공되는 기판(2),
    전계 방출 팁(40)으로서, 전계 방출 팁 구조(20)를 형성하기 위해 상기 제1 전극(4) 상에 제공되는 액체 물질층(6)을 패턴화된 스탬프(8)로 엠보스 가공하고, 계속해서 상기 액체 물질층(6)을 경화시키며, 상기 전계 방출 팁(40)을 실질적으로 덮는 그리고 상기 팁을 상기 제1 전극(4)과 전기적 접촉시키는 전도막(38)을 형성하는 것을 통해 형성되는, 전계 방출 팁(40), 및
    상기 제1 전극(4)과 함께, 상기 전계 방출 팁(40)에 전기장을 인가하기 위한 제2 전극(34)을 포함하는, 전계 방출 디바이스.
  9. 제8 항에 있어서,
    상기 전계 방출 팁(40)의 상기 전계 방출 팁 구조(20)는 상기 전계 방출 팁 구조(20)와 상기 전극 구조(22)를 형성하기 위해 패턴(14,16,18)을 구비하는 패턴화된 스탬프(8)로 상기 액체 물질층(6)을 엠보스 가공함으로써, 상기 전계 방출 팁 구조(20)와 정렬되는 전극 구조(22)와 동시에 형성되고, 상기 전극 구조(22)는 상기 제2 전극(34)을 지지하며 상기 제2 전극(34)을 상기 제1 전극(4)으로부터 전기적으로 절연시키는, 전계 방출 디바이스.
  10. 제9 항에 있어서,
    전도성코팅(32)이 제2 스탬프(24)에 의해 상기 전계 방출 팁 구조(20)와 상기 전극 구조(22) 모두의 돌출부(30)에 도포되는, 전계 방출 디바이스.
  11. 제8 항 내지 제10 항 중 어느 한 항에 있어서,
    상기 전계 방출 팁(40)은 피라미드형 또는 원뿔형을 구비하는, 전계 방출 디바이스.
  12. 제8 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 전도막(38)은 증기화된 금속의 증착에 의해 형성되며, 상기 전도막(38)의 두께는 2-50nm인, 전계 방출 디바이스.
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