KR20050114054A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 HD급 플라즈마 디스플레이 패널에서 안정적인 구동이 가능하도록 하는 것을 목적으로 한다.
이 목적을 달성하기 위하여, 본 발명은, 리셋 기간, 어드레스 기간, 유지방전 기간에 어드레스전극, 유지전극, 주사전극에 인가되는 구동신호에 의하여 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 어드레스 기간에,
상기 플라즈마 디스플레이 패널을 상하 방향으로 적어도 둘 이상의 블록으로 구분하고, 패널 하부로 갈수록 어드레스 펄스의 상승 기울기가 더 커지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.

Description

플라즈마 디스플레이 패널의 구동방법{Driving method of plasma display panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 더 상세하게는 HD급 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
도 1은 통상적인 3-전극 면 방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 1을 참조하면, 통상적인 면 방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스전극 라인들(A1, A2, ... , Am), 유전층(102, 110), Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘(MgO)층(104)이 마련되어 있다.
어드레스전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스전극 라인들(A1, A2 , ... , Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방정 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.
X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스전극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.
도 2는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.
도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8비트의 적색(R), 녹색(G), 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스전극 라인들에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA,SY,SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제 5541618호에 개시되어 있다.
도 3은 도 1의 플라즈마 디스플레이 패널구동방법의 일예로서 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 유지방전 구간(S1, ..., S8)로 분할된다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스전극 라인들에 표시데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 구간(S1, ...,S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.
각 서브필드에 할당되는 유지방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS(Address Display Separation) 구동방식에서 한 서브필드(SF)내에 어드레스전극(A), 유지전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 4를 참조하면, 하나의 서브필드(SF)는 리셋 기간(PR), 어드레스 기간(PA) 및 유지방전 기간(PS)를 구비한다.
리셋 기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스 기간(PA)에 들어가기 전에 리셋 기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋 기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. 리셋 기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 유지전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1~Yn)과 어드레스전극(A1~Am)을 동시에 턴온시킴으로써 표시 셀을 선택한다. 어드레스 기간(PA)이 수행된 후에, 유지전극(X)과 주사전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS)중에 어드레스전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다. PDP에서 휘도는 유지방전 펄스 수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다.
HD(High Definition)급 플라즈마 디스플레이 패널은 고화질을 구현하기 위해서 패널의 주사전극 라인수가 증대된다. 예를 들어 주사전극 라인수를 768개로 한다면, 이를 구동하기위해서는 어드레스 기간(PA)에 상기 예로 든 768개의 주사전극 라인을 모두 스캔하여야 하며, 이로 인하여 스캔 펄스폭 및 어드레스 펄스폭이 줄어들어 어드레스 방전이 수월하게 수행되지 못하는 문제점이 발생한다. 이를 방지하기 위하여 종래의 HD급 플라즈마 디스플레이 패널의 구동방법은 듀얼 스캔(Dual scan) 구동방법으로 패널의 상/하를 분리하여 스캔하였으며, 듀얼 스캔으로 인하여 스캔 펄스폭 및 어드레스 펄스폭을 충분히 확보하여 안정적인 어드레스 방전이 일어나도록 하였다. 그러나 듀얼 스캔 방식은 패널 상/하에 어드레스 버퍼 보드 등이 필요하며 이로 인하여 비용이 증대되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하여, HD급 플라즈마 디스플레이 패널의 안정적인 구동이 가능한 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 리셋 기간, 어드레스 기간, 유지방전 기간에 어드레스전극, 유지전극, 주사전극에 인가되는 구동신호에 의하여 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 어드레스 기간에, 플라즈마 디스플레이 패널을 상하 방향으로 적어도 둘 이상의 블록으로 구분하고, 패널 하부로 갈수록 어드레스 펄스의 상승 기울기가 더 커지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 어드레스 펄스는, 상기 블록에 따라 패널 하부로 갈수록 어드레스 펄스폭이 더 커지는 것을 특징으로 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 5는 본 발명의 플라즈마 디스플레이 패널의 싱글 스캔 방법을 개략적으로 도시한 도면이다.
플라즈마 디스플레이 패널을 어드레스 기간(PA)에서 주사전극 라인마다 스캔하는 경우에 싱글 스캔 방법을 사용한다. 어드레스 기간(PA)에 패널(1)의 상부방향으로부터 하부 방향으로 주사전극 한 라인씩 순차적으로 스캔을 수행한다. 한편, 효율적인 싱글 스캔을 수행하기 위해 적어도 패널(1)의 하부 방향으로 적어도 둘 이상의 블록으로 나눌 수 있으며, 예를 들어, 도 5에 도시된 바와 같이 세 개의 블록(B1, B2, B3)으로 나눌 수 있다. 효율적인 싱글 스캔의 구체적인 방법은 이하 도면을 참고하여 설명한다.
도 6은 도 5의 싱글 스캔을 구현하기 위한 본 발명의 일실시예로서, 패널을 세 개의 블록으로 나누어 동일한 펄스폭을 갖는 어드레스 펄스를 인가하는 구동방법을 도시한 도면이다.
도 5에서 도시한 바와 같이 패널의 하부 방향으로 세 개의 블록(B1, B2, B3)을 나누어 싱글 스캔을 수행하는 경우에, 패널의 수평방향으로 배치된 주사전극들은 세 개의 블록(B1, B2, B3)으로 나뉘게 된다. 따라서 패널의 수직방향으로 배치되는 어드레스전극에서는 어드레스 기간(PA)이 도 6에 도시된 바와 같이 세 개의 블록에 해당하는 기간(TB1, TB2, TB3)으로 나뉘며, 어드레스 펄스폭은 일정한 펄스폭(T0)을 갖는다.
도 7은 도 6의 세 개 블록의 상승 기울기가 패널 하부 방향으로 갈수록 순차적으로 증가하는 어드레스 펄스를 인가하는 방법을 도시한 도면이다.
패널을 세 개의 블록(B1, B2, B3)으로 나누면, 어드레스 기간(PA)은 제 1블록에 해당하는 기간(TB1), 제 2블록에 해당하는 기간(TB2), 제 3블록에 해당하는 기간(TB3)으로 나뉘게 된다. 각 블록에 해당하는 기간(TB1, TB2, TB3)은 모두 동일하며, 다만 각 블록에서 어드레스 방전이 수월하게 발생하게 하기 위하여 어드레스 펄스의 상승 기울기가 제 1블록(B1)에서 제 3블록(B3)으로 갈수록 순차적으로 증가하도록 한다.
도면을 참조하여 설명하면, 패널의 제 1블록에 해당하는 어드레스 기간(TB1)에는 전원공급장치에서 공급된 어드레스 전압(VA)에 도달하기까지 T1의 시간이 걸린다. 이는 어드레스 구동회로의 스위치의 동작 시간에 따라 구현할 수 있다. 이에 따라 어드레스 방전이 개시되는 방전개시시간은 Tf1의 시간이 소요된다. 제 1블록(B1)은 리셋 기간(PR) 종료 후 바로 스캔을 통해 어드레스 방전이 수행되므로, 어드레스 방전은 수월하게 일어난다.
패널의 제 2블록에 해당하는 어드레스 기간(TB2)에는 어드레스 전압(VA)에 도달하기까지 T2의 시간이 걸린다. 이는 어드레스 구동회로의 스위치의 동작시간에 따라 구현할 수 있다. 이에 따라 어드레스 방전이 개시되는 방전개시시간은 Tf2의 시간이 소요된다. 제 2블록(B2)은 리셋 기간(PR) 종료 후 소정의 시간이 지난 뒤에 스캔을 통해 어드레스 방전이 수행된다.
패널의 제 3블록에 해당하는 어드레스 기간(TB3)에는 어드레스 전압(VA)에 도달하기까지 T3의 시간이 걸린다. 이는 어드레스 구동회로의 스위치의 동작시간에 따라 구현할 수 있다. 이에 따라 어드레스 방전이 개시되는 방전개시시간은 Tf3의 시간이 소요된다. 제 3블록(B3)은 리셋 기간(PR) 종료 후 한참 후에 스캔을 통해 어드레스 방전이 수행된다.
각 블록에 대한 시간을 비교하면, 먼저 어드레스 전압(VA)에 도달하는 시간은 T1>T2>T3 의 순서가 되며, 따라서 어드레스 전압(VA)에 도달하기 위한 상승 기울기는 VA/T1 < VA/T2 < VA/T3 의 순서대로 된다. 또한 어드레스 방전 개시시간은 Tf1>Tf2>Tf3의 순서대로 된다. 패널의 하부 방향으로 갈수록 리셋기간(PR)에서 방전셀에 남아있는 벽전하들이 소거되므로, 어드레스 방전이 점점 일어나기 힘들어진다. 따라서 동일한 어드레스 펄스폭을 갖는 본 발명의 제 1실시예에서는 패널의 하부 방향으로 갈수록 어드레스 전압(VA)에 도달하기위한 상승 기울기를 증가시켜 빠른 시간 내에 어드레스 전압(VA)에 도달하도록 함으로써, 어드레스 방전 개시시간을 점점 줄어들게 한다. 결국 본 발명의 제 1실시예에서, 패널을 하부 방향으로 세 개의 블록(B1, B2, B3)을 나누고, 하부 방향으로 갈수록 어드레스기간(PA)의 어드레스 전압(VA)의 상승 기울기를 순차적으로 증대시킴으로써 패널 하부에서, 특히 HD급 플라즈마 디스플레이 패널 하부에서 어드레스 방전이 수월하지 않은 것을 개선할 수 있다.
도 8은 도 5의 싱글 스캔을 구현하기 위한 본 발명의 다른 실시예로서, 패널을 세 개 블록으로 나누어 패널 하부 방향으로 펄스폭이 순차적으로 증가하는 어드레스 펄스를 인가하는 구동방법을 도시한 도면이다.
도 5에서 도시한 바와 같이 패널의 하부 방향으로 세 개의 블록(B1, B2, B3)을 나누어 싱글 스캔을 수행하는 경우에, 패널의 수평방향으로 배치된 주사전극들은 세 개의 블록(B1, B2, B3)으로 나뉘게 된다. 따라서 패널의 수직방향으로 배치되는 어드레스전극에서는 어드레스 기간(PA)이 도 8에 도시된 바와 같이 세 개의 블록에 해당하는 시간(TB1, TB2, TB3)으로 나뉜다. 또한 패널 하부 방향으로 펄스폭이 순차적을 증가하므로, TB1 구간에서 어드레스 펄스폭은 TX1, TB2 구간에서 어드레스 펄스폭은 TX2, TB3 구간에서 어드레스 펄스폭은 TX3 가 된다.
도 9는 도 8의 세 개 블록의 상승 기울기가 패널 하부 방향으로 갈수록 순차적으로 증가하는 어드레스 펄스를 인가하는 방법을 도시한 도면이다.
패널을 세 개의 블록(B1, B2, B3)으로 나누면, 어드레스 기간은 제 1블록에 해당하는 기간(TB1), 제 2블록에 해당하는 기간(TB2), 제 3블록에 해당하는 기간(TB3)으로 나뉘게 된다. 각 블록에 해당하는 기간(TB1, TB2, TB3)은 모두 동일하며, 다만 각 블록에서 어드레스 방전이 수월하게 발생하게 하기 위하여 어드레스 펄스의 상승 기울기가 제 1블록(B1)에서 제 3블록(B3)으로 갈수록 순차적으로 증가하도록 한다.
도면을 참조하여 설명하면, 제 1 블록(B1)의 펄스폭은 Tx1이 되며, 패널의 제 1블록(B1)에 해당하는 어드레스 기간(TB1)에는 전원공급장치에서 공급된 어드레스 전압(VA)에 도달하기까지 T1의 시간이 걸린다. 이는 어드레스 구동회로의 스위치의 동작시간에 따라 구현할 수 있다. 이에 따라 어드레스 방전이 개시되는 방전개시시간은 Tf1의 시간이 소요된다. 제 1블록(B1)은 리셋 기간(PR) 종료 후 바로 스캔을 통해 어드레스 방전이 수행되므로, 어드레스 방전은 수월하게 일어난다.
제 2 블록(B2)의 펄스폭은 Tx2이 되며, 패널의 제 2블록에 해당하는 어드레스 기간(TB2)에는 어드레스 전압에 도달하기까지 T2의 시간이 걸린다. 이는 어드레스 구동회로의 스위치의 동작시간에 따라 구현할 수 있다. 이에 따라 어드레스 방전이 개시되는 방전개시시간은 Tf2의 시간이 소요된다. 제 2블록(B2)은 리셋 기간 종료 후 소정의 시간이 지난 뒤에 스캔을 통해 어드레스 방전이 수행된다.
제 3 블록(B3)의 펄스폭은 Tx3이 되며, 패널의 제 3블록에 해당하는 어드레스 기간(TB3)에는 어드레스 전압에 도달하기까지 T3의 시간이 걸린다. 이는 어드레스 구동회로의 스위치의 동작시간에 따라 구현할 수 있다. 이에 따라 어드레스 방전이 개시되는 방전개시시간은 Tf3의 시간이 소요된다. 제 3블록(B3)은 리셋 기간 종료 후 한참 후에 스캔을 통해 어드레스 방전이 수행된다.
각 블록에 대한 시간을 비교하면, 먼저 펄스폭은 Tx1<Tx2<Tx3의 순서가 된다. 어드레스 전압(VA)에 도달하는 시간은 T1>T2>T3 의 순서가 되며, 따라서 어드레스 전압(VA)에 도달하기 위한 상승 기울기는 VA/T1 < VA/T2 < V A/T3 의 순서대로 된다. 또한 어드레스 방전 개시시간은 Tf1>Tf2>Tf3의 순서대로 된다. 패널의 하부 방향으로 갈수록 리셋기간에서 방전셀에 남아있는 벽전하들이 소거되므로, 어드레스 방전이 점점 일어나기 힘들어진다. 그러나 본 발명의 제 2실시예에 따르면, 패널 하부 방향으로 갈수록 상기 블록에 따라 어드레스 펄스의 펄스폭이 순차적으로 넓어지므로, 일단 패널하부에서 리셋기간이 종료된 후 한참 후에 주사전극 라인에 스캔이 이루어져도, 어드레스 방전이 원활히 수행되도록 보정된다. 또한 패널의 하부 방향으로 갈수록 어드레스 전압에 도달하기위한 상승 기울기를 증가시켜 빠른 시간내에 어드레스 전압에 도달하도록 함으로써, 어드레스 방전 개시시간을 점점 줄어들게 한다. 결국 본 발명의 제 2실시예에서는, 패널을 하부 방향으로 세 개의 블록을 나누고, 하부 방향으로 갈수록 어드레스 기간(PA)에 어드레스 펄스폭을 증대시킴과 동시에 어드레스 전압의 상승 기울기를 순차적으로 증대시킴으로써 패널 하부에서, 특히 HD급 플라즈마 디스플레이 패널의 하부에서 어드레스 방전이 더 원활히 수행되게 한다.
상기한 바와 같은 본 발명의 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 어드레스 기간에서의 싱글 스캔시 패널을 하부 방향으로 적어도 둘이상의 블록으로 나누어 각 블록에 해당하는 어드레스 펄스의 상승 기울기를 증대시킴으로써, 패널 하부의 어드레스 방전이 수월하게 일어나게 한다.
둘째, 또한 각 블록에 해당하는 어드레스 펄스폭도 순차적으로 증대시킴으로써, 패널 하부의 어드레스 방전이 더 수월하게 일어나게 한다.
셋째, 싱글 스캔으로 플라즈마 디스플레이 패널을 구동할 수 있으므로, 듀얼 스캔에 비해 불필요한 부품을 사용하지 않을 수 있으므로, 비용절감의 효과가 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 통상적인 3-전극 면 방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여준다.
도 3은 도 1의 플라즈마 디스플레이 패널구동방법의 일예로서 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동방법을 보여준다.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.
도 5는 본 발명의 플라즈마 디스플레이 패널의 싱글 스캔(Single scan) 방법을 개략적으로 도시한 도면이다.
도 6은 도 5의 싱글 스캔을 구현하기 위한 본 발명의 일실시예로서, 패널을 세 개의 블록으로 나누어 동일한 펄스폭을 갖는 어드레스 펄스를 인가하는 구동방법을 도시한 도면이다.
도 7은 도 6의 세 개 블록의 상승 기울기가 패널 하부 방향으로 갈수록 순차적으로 증가하는 어드레스 펄스를 인가하는 방법을 도시한 도면이다.
도 8은 도 5의 싱글 스캔을 구현하기 위한 본 발명의 다른 실시예로서, 패널을 세 개 블록으로 나누어 패널 하부 방향으로 펄스폭이 순차적으로 증가하는 어드레스 펄스를 인가하는 구동방법을 도시한 도면이다.
도 9는 도 8의 세 개의 블록의 상승 기울기가 패널 하부 방향으로 갈수록 순차적으로 증가하는 어드레스 펄스를 인가하는 방법을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
B1, B2, B3...패널의 제 1블록, 제 2블록, 제 3블록
T0...본 발명의 제 1실시예의 어드레스 펄스폭
Tx1...본 발명의 제 2실시예의 제 1블록의 어드레스 펄스폭
TX2...본 발명의 제 2실시예의 제 2블록의 어드레스 펄스폭
TX3...본 발명의 제 2실시예의 제 3블록의 어드레스 펄스폭
T1...본 발명의 제 1블록의 어드레스 전원 공급시간
T2...본 발명의 제 2블록의 어드레스 전원 공급시간
T3...본 발명의 제 3블록의 어드레스 전원 공급시간
TB1...어드레스 기간 중 제 1블록에 해당하는 시간
TB2...어드레스 기간 중 제 2블록에 해당하는 시간
TB3...어드레스 기간 중 제 3블록에 해당하는 시간

Claims (2)

  1. 리셋 기간, 어드레스 기간, 유지방전 기간에 어드레스전극, 유지전극, 주사전극에 인가되는 구동신호에 의하여 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 어드레스 기간에,
    상기 플라즈마 디스플레이 패널을 상하 방향으로 적어도 둘 이상의 블록으로 구분하고, 패널 하부로 갈수록 어드레스 펄스의 상승 기울기가 더 커지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1항에 있어서, 상기 어드레스 펄스는
    상기 블록에 따라 패널 하부로 갈수록 어드레스 펄스폭이 더 커지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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