KR20050112306A - 박막 트랜지스터 및 제조방법 - Google Patents
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Abstract
금속 유도화 결정용 금속층을 구성하는 금속이온이 게이트 절연층에 유입되는 것을 방지하고, 활성층의 결정화를 위한 열처리 시 외부로부터 불순물의 유입을 방지하는 박막 트랜지스터 및 상기 박막 트랜지스터의 제조방법을 개시한다. 상기 박막 트랜지스터는, 상기 금속 유도화 결정용 금속층을, 활성층 및 ILD층의 사이에 위치하는 것을 특징으로 한다. 상기 박막 트랜지스터의 제조방법은, 활성층의 상부에 금속 유도화 결정용 금속층을 형성시킨 후 바로 결정화 단계를 수행하거나, 금속 유도화 결정용 금속층의 상부에 ILD층(Inter Layer Dielectric)을 더 형성시킨 후 결정화 단계를 수행하는 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히 바텀(Bottom) 게이트 박막 트랜지스터(Thin Film Transistor, TFT)의 구조 및 제조방법에 관한 것이다.
현재 사용되고 있는 평판표시장치는, 발광영역 및 구동영역으로 나눌 수 있으며, 상기 구동영역을 구성하는 회로는 주로 박막 트랜지스터(Thin Film Transistor)를 사용하여 구현하다.
박막 트랜지스터는, 채널이 형성되는 활성층 및 상기 채널을 제어하는 게이트 전극으로 이루어진다. 박막 트랜지스터는, 상기 활성층 및 상기 게이트 전극의 상대적 위치에 따라 탑 게이트(Top Gate) 구조 및 바텀 게이트(Batton Gate) 구조로 나눌 수 있다.
탑 게이트 구조는, 하부에서부터 열거하면, 비정질 실리콘(Amorphous Silicon) 또는 다결정 실리콘(Poly Silicon)을 사용하는 활성층, 게이트 절연막 및 게이트 전극의 순서로 쌓여진다. 바텀 게이트 구조는, 하부에서부터 열거하면, 게이트 전극, 게이트 절연막 및 다결정 실리콘(poly silicon) 또는 다결정 실리콘(Poly Silicon)을 사용하는 활성층의 순서로 쌓여진다.
평판표시장치에 사용되는 비정질 실리콘 박막 트랜지스터(Amorphous Silicon TFT ; a-Si TFT)는, 소스, 드레인 및 채널을 구성하는 반도체 활성층이 비정질 실리콘이기 때문에 1 이하의 낮은 전자 이동도(mobility)를 가진다. 이에 따라 최근에는 상기 비정질 실리콘 박막 트랜지스터를 다결정 실리콘 박막 트랜지스터(Polycrystalline Silicon TFT ; Poly-Si TFT)로 대체하는 경향을 보인다. 상기 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 전자 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서, 상기 다결정 실리콘 박막 트랜지스터는 능동형(Active) 매트릭스 액정표시장치나, 능동형 매트릭스 유기전계 발광표시장치의 구동 및/또는 스위칭 트랜지스터로 사용될 수 있다.
TFT 패널(Thin Film Transistor panel)을 제작할 때, 비정질 실리콘(amorphous silicon)을 결정화하는 방법으로, 고상결정화(Solid Phase Crystallization: SPC)법, 액시머 레이저(Excimer Laser Crystallization: ELC)법, 연속측면고상화(Sequential Lateral Solidification: SLS)법, 금속 유도 결정화(Metal Induced Crystallization; MIC 또는 Metal Induced Lateral Crystallization: MILC)법 등이 사용된다. 이들 중에서, MIC법 또는 MILC법은, 비정질 실리콘의 표면에 금속 박막을 증착한 후, 이를 결정화 촉매로 삼아 실리콘 막의 결정화를 진행해 나가는 것으로 결정화 온도를 낮출 수 있다는 장점이 있다.
그런데, 이러한 MIC법 또는 MILC법을 사용할 때, 게이트가 상부에 위치하는 구조(Top Gate)의 경우, 실리콘과 게이트 산화막의 경계면에 규소화합물(silicide)이 형성되므로 트랜지스터의 특성이 열화되고, 게이트 산화막 내부에 금속 물질이 확산되어 모빌 전하(mobile charge)로 작용할 가능성이 있다.
이러한 문제점을 극복하기 위하여, 게이트가 아래쪽에 위치하는 구조(Bottom Gate)를 사용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 금속 유도화 결정용 금속층을 구성하는 금속이온이 게이트 절연층에 유입되는 것을 방지하고, 활성층의 결정화를 위한 열처리 시 외부로부터 불순물의 유입을 방지하는 박막 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 금속 유도화 결정용 금속층을 구성하는 금속이온이 게이트 절연층에 유입되는 것을 방지하고, 활성층의 결정화를 위한 열처리 시 외부로부터 불순물의 유입을 방지하는 박막 트랜지스터 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면에 따른 박막 트랜지스터는, 기판, 게이트 전극, 게이트 절연층, 활성층 및 금속 유도화 결정용 금속층을 구비한다. 상기 게이트 전극은, 상기 기판의 상부에 형성된다. 상기 게이트 절연층은, 상기 게이트 전극의 상부에 형성된다. 상기 화성층은, 상기 게이트 절연층의 상부에 형성된다. 상기 금속 유도화 결정용 금속층은, 상기 활성층의 상부에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 면에 따른 박막 트랜지스터는, 기판, 게이트 전극, 게이트 절연층, 활성층, 금속 유도화 결정용 금속층 및 ILD(Inter Layer Dielectric)층을 구비한다. 상기 게이트 전극은, 상기 기판의 상부에 형성된다. 상기 게이트 절연층은, 상기 게이트 전극의 상부에 형성된다. 상기 화성층은, 상기 게이트 절연층의 상부에 형성된다. 상기 금속 유도화 결정용 금속층은, 상기 활성층의 상부에 형성된다. 상기 ILD 층은, 상기 금속 유도화 결정용 금속층의 상부에 형성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 박막 트랜지스터 제조방법은, 기판의 상부에 게이트 전극을 형성시키는 단계; 상기 게이트 전극의 상부에 게이트 절연층을 형성시키는 단계; 상기 게이트 절연층의 상부에 활성층을 형성시키는 단계; 상기 활성층의 상부에 금속 유도화 결정용 금속층을 형성시키는 단계; 및 상기 활성층의 결정화 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일 면에 따른 박막 트랜지스터 제조방법은, 기판의 상부에 게이트 전극을 형성시키는 단계; 상기 게이트 전극의 상부에 게이트 절연층을 형성시키는 단계; 상기 게이트 절연층의 상부에 활성층을 형성시키는 단계; 상기 활성층의 상부에 금속 유도화 결정용 금속층을 형성시키는 단계; 상기 금속층의 상부에 ILD을 형성시키는 단계; 및 상기 활성층의 결정화 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 바텀 게이트 박막 트랜지스터의 적층 구조의 일 실시 예를 나타낸다.
도 1을 참조하면, 상기 바텀 게이트 박막 트랜지스터는, 기판(101)의 상부에 형성되는 것으로, 게이트 전극(102), 게이트 절연층(103), 활성층(104), 금속 유도화 결정용 금속층(105) 및 ILD층(106, Inter Layer Dielectric; 이하 층간절연층)을 구비한다.
상기 게이트 전극(102)은, 기판(101)의 상부에 소정의 패턴으로 구비된다. 게이트 절연층(103)은, 실리콘 다이-옥사이드(Silicon Dioxide) 및/또는 실리콘 나이트라이드(Silicon Nitride) 등에 의해 상기 게이트 전극(102)을 덮도록 구비된다.
게이트 절연층(103) 상부에 형성된 활성층(104)은, 비정질 실리콘이 결정화된 것으로, 다결정 실리콘으로 구비된다. 비록 도시되지는 않았지만, 활성층(104)에는 게이트 전극(102)에 대응되는 채널 영역이 구비되고, 불순 이온들이 도핑된 소스 및 드레인 영역들이 구비된다.
금속 유도화 결정용 금속층(105)은, 비정질 실리콘으로 형성된 활성층(104)을 다결정 실리콘으로 결정화시키기 위한 결정화 유도 촉매 물질로, 활성층(104)의 상부의 적어도 일부에 형성된다. 즉, MIC법을 사용하여 결정화 할 경우, 활성층(104) 상부 전체에 걸쳐 상기 금속 유도화 결정용 금속층(105)이 형성된다. 반면에, MILC 법을 사용하여 결정화 할 경우, 활성층(104) 상부의 일부 영역, 예를 들면, 소스 및 드레인 영역에만 상기 금속 유도화 결정용 금속층(105)이 형성된다.
상기 금속 유도화 결정용 금속층(105)은, Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu 및 Pt로 이루어진 군(Group)으로부터 선택된 하나 이상의 금속 물질을 사용할 수 있다.
상기 층간절연층(106)은, 활성층(104) 및 금속 유도화 결정용 금속층(105)을 모두 덮도록 형성될 수 있다. 그리고, 비록 도시하지는 않았지만, 상기 층간절연층(106) 위에는 소스/드레인 전극이 구비되고, 이 소스/드레인 전극은 층간절연층(106)에 형성된 콘택 홀(Contact Hole)을 통하여 활성층(104)의 소스/드레인 영역에 접촉된 수 있다.
도 2는 본 발명에 따른 바텀 게이트 박막 트랜지스터 제조방법의 일 실시 예를 나타내는 흐름도이다.
도 2를 참조하면, 상기 바텀 게이트 박막 트랜지스터 제조방법은, 기판의 상부에 게이트 전극을 형성시키는 단계(210), 상기 게이트 전극의 상부에 게이트 절연층을 형성시키는 단계(220), 상기 게이트 절연층의 상부에 비정질 실리콘으로 활성층을 형성시키는 단계(230), 상기 활성층의 상부에 금속 유도화 결정용 금속층을 형성시키는 단계(240) 및 상기 활성층의 결정화 단계(250)를 구비한다.
도 1 및 도 2를 참조하면, 기판(101) 상부에 게이트 전극(102)을 형성시키는 단계(210)는, 기판(101)의 상부에 게이트 전극(102)을 형성하는 물질, 예를 들면, 금속 물질을 형성하고, 이를 패터닝(Patterning)하여 소정 패턴의 게이트 전극(102)으로 형성시킨다.
게이트 절연층의 형성단계(220)는, 도 1에서 볼 수 있듯이, 상기 패터닝된 게이트 전극(102)을 덮도록 실리콘 다이옥사이드나 실리콘 나이트라이드로 게이트 절연층(103)을 형성한다. 이 때, 게이트 절연층(103)은 도 1에서와 같이, 반드시 한 층일 필요는 없으며, 실리콘 다이옥사이드 및 실리콘 나이트라이드가 조합된 2층 이상의 구조이어도 무방하다.
상기 활성층의 형성단계(230)는, 먼저, 비정질 실리콘을 소정의 두께, 예를 들면, 500 (angstrom) 정도의 두께로 형성시킨 후, 이를 소정의 활성층(104) 패턴으로 패터닝하는 단계를 포함한다. 다만, 비정질 실리콘의 패터닝은 비정질 실리콘의 결정화 이후에 진행하여도 무방하다.
금속 유도화 결정용 금속층의 형성 단계(240)에서는, 상기 비정질 실리콘으로 된 할성층(104)의 상부 소정의 부분에 결정화 유도 촉매물질 금속층(105)을 형성하는 것이다. 이 금속물질로는 Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu 및 Pt로 이루어진 군(Group)으로부터 선택된 하나 이상의 금속 물질을 사용할 수 있다. 그리고, 금속층의 형성영역으로는, 결정화를 위하여 MIC법을 사용할 경우, 활성층(104) 상부 전체에 걸쳐 상기 금속 유도화 결정용 금속층(105)이 형성된다. 결정화를 위하여 MILC 법을 사용할 경우, 활성층(104) 상부의 일부 영역, 예를 들면, 소스 및 드레인 영역에만 상기 금속 유도화 결정용 금속층(105)이 형성된다.
상술한 바와 같이 금속 유도화 결정용 금속층(105)을 형성시킨 후에는 결정화 단계(250)에서, 비정질 실리콘을 결정화하여 다결정 실리콘을 형성시킨다. 결정화는 약 500 내지 550 정도의 온도에서 열처리함으로써 이루어진다.
게이트가 활성층(104)의 하부에 위치하는 구조에서, MIC 또는 MILC 방법으로 활성층(104)을 구성하는 실리콘을 결정화시킬 때, 게이트 절연층(103)과 상기 활성층(104)의 경계면이 아닌 상기 활성층(104)의 상부에 니켈(Ni) 등의 금속 유도화 결정용 금속층이 도포(Deposit)된다면, 게이트 절연층(103) 증착과 비정질 실리콘 증착이 빠른 시간 내에 가능하기 때문에 비정질 실리콘과 게이트 절연층(103)과의 경계면의 특성을 향상시킬 수 있다.
또한, 열처리에 따른 결정화 이후, 다결정 실리콘 표면의 거친 정도(roughness)가 증가하지만, 활성층(104)과 게이트 절연층(102) 사이의 경계면의 특성에는 아무런 변화가 없다.
도 3은 본 발명에 따른 바텀 게이트 박막 트랜지스터 제조방법의 다른 일 실시 예를 나타내는 흐름도이다.
도 3을 참조하면, 상기 바텀 게이트 박막 트랜지스터 제조방법은,
기판의 상부에 게이트 전극을 형성시키는 단계(310), 상기 게이트 전극의 상부에 게이트 절연층을 형성시키는 단계(320), 상기 게이트 절연층의 상부에 활성층을 형성시키는 단계(330), 상기 활성층의 상부에 금속 유도화 결정용 금속층을 형성시키는 단계(340), 상기 금속층의 상부에 ILD을 형성시키는 단계(350) 및 상기 활성층의 결정화 단계(360)를 구비한다.
열처리 시, 비정질 실리콘이 밖으로 노출될 경우 외부로부터 불순물이 실리콘 내부로 유입되어 특성이 열화될 가능성이 있으므로, 층간 절연층(106) 증착 이후 공정에서 열처리를 실시해 이를 방지할 수 도 있다. 또한, 활성층의 소스 및 드레인 영역에 주입된 이온들을 활성화시키기 위한 열처리를 따로 수행하지 않아도 되는 장점이 있다. 또한 열처리 후에, 다결정 실리콘 표면의 거친 정도(roughness)가 증가하지만, 활성층(104) 및 게이트 절연물(103)의 경계면의 특성에는 아무런 변화가 없다.
게이트(gate) 전극이 활성층(active layer)의 하부에 위치하는 구조에서 MIC 또는 MILC 방법으로 실리콘을 결정화시킬 때, 게이트 절연막과 실리콘의 경계면이 아닌 층간 절연막 및 활성층 사이에 니켈(Ni)등의 금속이 도포되며, 게이트 절연층의 증착과 비정질 실리콘 증착이 빠른 시간 내에 가능하기 때문에 비정질 실리콘과 게이트 절연막의 경계면의 특성을 향상시킬 수 있다.
층간 절연막 증착 이후에 열처리가 가능하기 때문에, 열처리 시 발생하는 불순물에 의한 실리콘의 오염을 방지할 수 있다. 또한, 이온주입 이후에도 열처리가 가능하므로, 활성화(activation)를 위한 열처리 공정을 별도로 수행할 필요가 없으며, 주입되는 불순물(dopant)에 의한 MIC 및 MILC 열처리 속도를 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 및 박막 트랜지스터 제조방법은, 비정질 실리콘 및 게이트 절연막의 계면은 깨끗하게 유지하고, 게이트 산화막 내부에 금속이온 들이 유입되지 않게 하는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 바텀 게이트 박막 트랜지스터의 적층 구조의 일 실시 예를 나타낸다.
도 2는 본 발명에 따른 바텀 게이트 박막 트랜지스터 제조방법의 일 실시 예를 나타내는 흐름도이다.
도 3은 본 발명에 따른 바텀 게이트 박막 트랜지스터 제조방법의 다른 일 실시 예를 나타내는 흐름도이다.
Claims (7)
- 기판의 상부에 형성된 게이트 전극;상기 게이트 전극의 상부에 형성된 게이트 절연층;상기 게이트 절연층의 상부에 형성된 활성층; 및상기 활성층의 상부의 적어도 일부에 형성된 금속 유도화 결정용 금속층을 구비하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 박막 트랜지스터는,상기 금속 유도화 결정용 금속층의 상부에 형성된 층간절연층(Inter Layer Dielectric)층을 더 구비하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항 또는 제2항에 있어서, 상기 활성층은,다결정 실리콘 층(Polycrystalline silicon layer)인 것을 특징으로 하는 박막 트랜지스터.
- 제1항 또는 제2항에 있어서, 상기 금속 유도화 결정용 금속층은,Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu 및 Pt로 이루어진 군(Group)으로부터 선택된 하나 이상의 금속 물질로 이루어진 상기 실리콘 결정화 촉매 물질로 구비되는 것을 특징으로 하는 박막 트랜지스터.
- 기판의 상부에 게이트 전극을 형성시키는 단계;상기 게이트 전극의 상부에 게이트 절연층을 형성시키는 단계;상기 게이트 절연층의 상부에 비정질 실리콘으로 활성층을 형성시키는 단계;상기 활성층의 상부의 적어도 일부에 에 금속 유도화 결정용 금속층을 형성시키는 단계; 및상기 활성층의 결정화 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 기판의 상부에 게이트 전극을 형성시키는 단계;상기 게이트 전극의 상부에 게이트 절연층을 형성시키는 단계;상기 게이트 절연층의 상부에 비정질 실리콘으로 활성층을 형성시키는 단계;상기 활성층의 상부의 상부에 금속 유도화 결정용 금속층을 형성시키는 단계;상기 금속층의 상부에 ILD을 형성시키는 단계; 및상기 활성층의 결정화 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제5항 또는 제6항에 있어서, 상기 금속 유도화 결정용 금속층은,Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu 및 Pt로 이루어진 군으로부터 선택된 하나 이상의 금속 물질로 이루어진 상기 실리콘 결정화 촉매 물질로 구비되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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