KR20050108843A - 온 칩 인덕터 및 그 제조방법 - Google Patents

온 칩 인덕터 및 그 제조방법 Download PDF

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KR20050108843A
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Abstract

본 발명은 온 칩 인덕터 및 그 제조방법에 관한 것으로, 주(main) 인턱터의 전류 방향과 반대가 되도록 부(subsidiary) 인덕터가 형성되어 자기장에 의한 기판 효과를 감쇄시킬 수 있는 온 칩 인덕터 및 그 제조방법을 제공한다.

Description

온 칩 인덕터 및 그 제조방법{On chip inductor and method for manufacturing the same}
본 발명은 온 칩 인덕터(on chip inductor) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 주(main) 인턱터의 전류 방향과 반대가 되도록 부(subsidiary) 인덕터가 형성되어 자기장에 의한 기판 효과를 감쇄시킬 수 있는 온 칩 인덕터 및 그 제조방법에 관한 것이다.
일반적으로 RF(radio frequency) IC 회로 설계에서 인덕터(inductor)를 사용하지 않고 좋은 특성을 가진 회로를 구성하기는 힘들다. 특히, 실리콘 공정에서는 실리콘 기판의 특성상 좋은 성능(Q〉10)을 갖는 인덕터 구현이 어렵다.
한편, 종래의 온 칩(on chip) 인덕터는 상부 메탈을 사용하여 사각, 팔각 또는 원 형태로 메탈 라인(metal line)을 꼬아서 구현하고 있다. 또한, 충실도(Quality factor)를 향상시키기 위하여 폴리 그라운드 실드(poly ground shield)를 인덕터 하부에 삽입하거나, 저항을 감소시키기 위하여 알루미늄(Al) 대신 구리(Cu)를 사용하여 인덕터 코일을 형성하고 있다. 그러나, 실리콘 공정에서는 실리콘 기판의 특성으로 인하여 충실도 향상에 한계가 있으며, 최근에는 MEMS(Micro Electro Mechanical System) 기술이나 백사이드(backside) 식각과 같은 특수 공정이 적용되고 있는데 이는 공정의 추가적인 요인이 되므로 생산 단가를 높이는 원인이 되고 있다.
본 발명이 이루고자 하는 기술적 과제는 주(main) 인턱터의 전류 방향과 반대가 되도록 부(subsidiary) 인덕터가 형성되어 자기장에 의한 기판 효과를 감쇄시킬 수 있는 온 칩 인덕터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 주(main) 인턱터의 전류 방향과 반대가 되도록 부(subsidiary) 인덕터가 형성되어 자기장에 의한 기판 효과를 감쇄시킬 수 있는 온 칩 인덕터의 제조방법을 제공함에 있다.
본 발명은, 일방향으로의 전류 흐름을 갖는 제1 인덕터 및 상기 제1 인덕터의 전류 흐름 방향과 서로 반대 방향으로 흐르는 전류 흐름을 갖는 제2 인덕터를 포함하며, 상기 제1 인덕터의 일단 및 상기 제2 인덕터의 일단과, 상기 제1 인덕터의 타단 및 상기 제2 인덕터의 타단은 상기 제1 및 제2 인덕터의 전류 방향이 서로 반대가 되도록 전기적으로 각각 연결되어 있고, 상기 제1 인덕터는 상기 제2 인덕터가 이루는 궤도의 중심부에 위치된 온 칩 인덕터를 제공한다.
또한, 본 발명은, 반도체 기판 상에 금속막을 증착한 후, 선택적으로 식각하여 제1 인덕터를 형성하는 단계와, 상기 제1 인덕터가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계 및 상기 층간절연막이 형성된 반도체 기판에 비아 플러그들, 도전성 패턴 및 제2 인덕터를 형성하는 단계를 포함하며, 상기 제2 인덕터의 일단은 제1 인덕터의 일단과 하나의 상기 비아 플러그를 통해 연결되고 상기 제2 인덕터의 타단은 상기 제2 인덕터와 동일한 평면(plane) 상에 형성된 도전성 패턴 및 다른 하나의 상기 비아 플러그를 통해 상기 제1 인덕터의 타단과 연결되어 상기 제1 및 제2 인덕터의 전류 방향이 서로 반대가 되도록 형성된 온 칩 인덕터의 제조방법을 제공한다.
또한, 본 발명은, 반도체 기판 상에 제1 인덕터의 일단과 제2 인덕터의 일단을 전기적으로 연결하기 위한 도전성 패턴을 형성하는 단계와, 상기 도전성 패턴이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계 및 상기 층간절연막이 형성된 반도체 기판 상에 비아 플러그들, 제1 인덕터 및 제2 인덕터를 형성하는 단계를 포함하며, 상기 제2 인덕터의 일단은 상기 제1 인덕터의 일단과 상기 비아 플러그 및 상기 도전성 패턴을 통해 연결되고, 상기 제2 인덕터의 타단은 상기 제1 인덕터의 타단과 동일한 평면 상에서 연결되어 상기 제1 및 제2 인덕터의 전류 방향이 서로 반대가 되도록 형성된 온 칩 인덕터의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 제1 및 제2 인덕터의 전류와, 제1 및 제2 인덕터에 의해 유도된 자기장을 보여주는 도면이다.
도 1을 참조하면, 주(main)(제2) 인덕터에 흐르는 전류에 의해서 인덕터 코일 주변에 자기장이 형성되며 이 자기장으로 인해 기판에 유도 전류가 생기게 된다. 주 인덕터와 반대 방향으로 전류 흐름이 형성되도록 부(subsidiary)(제1) 인덕터 코일을 삽입해 주면 제1 인덕터로 흐르는 전류에 의해서 발생되는 자기장은 주 인덕터에 의해서 유기된 자기장과 서로 반대의 방향을 가지게 된다. 결국 자기장이 서로 상쇄되어 기판에 유기된 맴돌이 전류(eddy current)는 감소하게 된다. 즉, 인덕터에 흐르는 전류와 자기장과의 관계를 이용하여 특수 공정을 사용하지 않고 기판 손실을 감소시키고 향상된 충실도를 얻을 수 있다.
도선에 전류가 흐르면 도선 주위에 자기장이 형성되게 되며(앙페르의 법칙), 자기장이 형성되는 방향은 오른나사 법칙에 의해서 정해진다. 따라서, 도 1에 나타낸 전류 방향이 서로 역인 두 인덕터에 형성된 자기장 방향은 앙페르 법칙과 오른나사 법칙에 의해서 서로 반대가 된다.
도 2는 인덕터를 기판 위에 구현했을 때 자기장과 전기장(인덕터 코일에 흐르는 전류와 인덕터와 기판과의 커플링에 의해 생성된)에 의해서 기판에 유기된 전류를 나타낸 것이다.
도 2를 참조하면, 이렇게 생성된 원하지 않는 전류가 기판에 손실을 가져오게 되며, 소자의 충실도(Quality factor)를 감소시킨다. 여기서 주목할 점은 주(main)(제2) 인턱터의 전류 방향과 반대인 부(subsidiary)(제1) 인덕터를 삽입함으로써 자기장에 의한 기판 효과를 감쇄시킬 수 있다는 것이다. 즉, 제2 인덕터에 의한 자기장은 제1 인덕터에 의해서 형성된 자기장과 방향이 서로 반대가 되어, 기판을 가로지르는 자기장 세기는 상쇄되어 약해질 것이고, 결국 기판에 유기된 맴돌이 전류(eddy current)는 감소될 것이다. 온 칩 인덕터의 부 인덕터는 주(main) 인덕터의 중심부에 주 인덕턴스(main inductance) 값에 영향을 미치지 않게 적절한 치수(dimension)을 가지고 위치해야 한다.
<제1 실시예>
이하에서, 도 3 및 도 4를 참조하여 본 발명의 바람직한 제1 실시예에 따른 온 칩 인덕터 및 그 제조방법을 설명한다. 도 4는 도 3의 I-I' 단면을 절단한 경우의 단면도이다.
도 3 및 도 4를 참조하면, 소정의 하지층이 형성된 반도체 기판(100) 상에 금속막을 증착한 후, 선택적으로 식각하여 부(subsidiary)(제1) 인덕터(102)를 형성한다. 상기 금속막은 알루미늄막(Al) 또는 구리막(Cu)일 수 있다. 제1 인덕터(102)는 n각형(n≥4) 또는 원 형태로 구현할 수 있다. 이때, 제1 인덕터(102)의 턴수(turn)는 1 이상이 되도록 한다.
제1 인덕터(102)가 형성된 반도체 기판(100) 상에 층간절연막(104)을 형성한다. 층간절연막(104)은 USG(Un-doped Silicate Glass)막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, F-TEOS(Fluorine doped Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성한다.
사진식각 공정을 이용하여 비아홀 형성을 위한 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 비아홀들을 형성한다. 즉, 포토레지스트 패턴을 식각 마스크로 하여 층간절연막(104)을 식각하여 제1 인덕터(102)의 일단 및 타단을 노출시키는 비아홀들을 형성한다.
비아홀들을 매립하기 위하여 금속물질, 예컨대 텅스텐(W)을 증착한 후, 화학기계적 연마(chemical mechanical polishing)하여 비아 플러그들(106)을 형성한다.
비아 플러그(106)가 형성된 반도체 기판(100) 상에 금속막을 증착한 후, 선택적으로 식각하여 주(main)(제2) 인덕터(108)를 형성한다. 이때, 제2 인덕터(108)의 일단은 제1 인덕터(102)의 일단과 비아 플러그(106)를 통해 연결되며, 제2 인덕터(108)의 타단은 제2 인덕터(108)와 동일한 평면(plane) 상에 형성된 도전성 패턴(110)과 비아 플러그(106)를 통해 제1 인덕터(102)의 타단과 연결된다. 상기 도전성 패턴(110)은 제2 인덕터(108)를 형성할 때 동시에 형성한다. 이와 같이 제2 인덕터(108)와 제1 인덕터(102)는 비아 플러그(106) 또는 비아 플러그(106) 및 도전성 패턴(110)에 의해 서로 전기적으로 연결된다. 상기 금속막은 알루미늄막(Al) 또는 구리막(Cu)일 수 있다. 제2 인덕터(108)는 n각형(n≥4) 또는 원 형태로 구현할 수 있다. 이때, 제2 인덕터(108)의 턴수(turn)는 1 이상이 되도록 한다. 제2 인턱터(108)는 제1 인덕터(102)의 전류방향로 반대로 전류방향이 형성되도록 구조를 설정하여 자기장에 의한 기판 효과를 감쇄시킬 수 있도록 한다. 즉, 제1 인덕터(102)에 의한 자기장은 제2 인덕터(108)에 의해서 형성된 자기장과 방향이 서로 반대가 되어, 기판을 가로지르는 자기장 세기는 상쇄되어 약해지고, 결국 기판에 유기된 맴돌이 전류(eddy current)를 감소시킬 수 있도록 제2 인덕터(108)의 구조를 설계한다. 도 3에서는 제2 인덕터(108)가 이루는 궤도의 중심부에 제1 인덕터(102)가 위치되도록 하여 제2 인덕터(108)의 인덕턴스(main inductance) 값에 제1 인덕터(102)가 영향을 미치지 않게 설계하였다.
한편, 본 실시예에서는 비아 플러그(106)를 형성한 후 제2 인덕터(108)를 패터닝하는 단계를 예를 들어 설명하였으나, 금속막으로 구리(Cu)를 사용할 경우 다마신(damascene) 또는 듀얼 다마신(dual damascene) 공정을 이용하여 비아 플러그와 제2 인덕터를 동시에 형성할 수도 있다. 즉, 다마신 또는 듀얼 다마신 공정을 이용하여 층간절연막 내에 비아홀과 제2 인덕터가 형성될 영역 패턴을 형성한 후에 구리막을 증착한 후 화학기계적 연마하여 비아 플러그와 제2 인덕터를 동시에 형성할 수 있다.
또한, 본 실시예에서는 제1 인덕터 상에 층간절연막을 형성하고 비아 플러그를 형성한 후 비아 플러그를 통해 제1 인덕터와 전기적으로 연결되는 제2 인덕터를 형성하였으나, 제1 인덕터와 제2 인덕터 사이에는 층간절연막/비아 플러그/금속배선이 적어도 1층 이상이 형성되고 제2 인덕터 하부에는 층간절연막이 형성되며 비아 플러그를 통해 제1 인덕터와 제2 인덕터가 전기적으로 연결되는 구조가 사용될 수도 있음은 물론이다.
<제2 실시예>
도 5 및 도 6은 본 발명의 바람직한 제2 실시예에 따른 온 칩 인덕터 및 그 제조방법을 설명하기 위하여 도시한 도면이다. 도 6은 도 5의 I-I' 단면을 절단한 경우의 단면도이다.
도 5 및 도 6을 참조하면, 반도체 기판(200) 상에 제1 인덕터(210)의 일단과 제2 인덕터(208)의 일단을 전기적으로 연결하기 위한 도전성 패턴(202)을 형성한다.
이어서, 도전성 패턴(202)이 형성된 반도체 기판(200) 상에 층간절연막(204)을 형성한다. 층간절연막(204)은 USG(Un-doped Silicate Glass)막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, F-TEOS(Fluorine doped Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성한다.
사진식각 공정을 이용하여 비아홀 형성을 위한 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 비아홀들을 형성한다. 즉, 포토레지스트 패턴을 식각 마스크로 하여 층간절연막(204)을 식각하여 제1 인덕터(210)의 일단 및 제2 인덕터(208)의 일단을 연결하기 위한 도전성 패턴(202)을 노출시키는 비아홀들을 형성한다.
비아홀을 매립하기 위하여 금속물질, 예컨대 텅스텐(W)을 증착한 후, 화학기계적 연마(chemical mechanical polishing)하여 비아 플러그들(206)을 형성한다.
비아 플러그(206)가 형성된 반도체 기판 상에 금속막을 증착한 후, 선택적으로 식각하여 주(main)(제2) 인덕터(208) 및 부(subsidiary)(제1) 인덕터(210)를 형성한다. 이때, 제2 인덕터(208)의 일단은 제1 인덕터(210)의 일단과 비아 플러그(206) 및 도전성 패턴(202)을 통해 연결되며, 제2 인덕터(208)의 타단은 제1 인덕터(210)의 타단과 동일한 평면(plane) 상에서 전기적으로 연결된다. 상기 금속막은 알루미늄막(Al) 또는 구리막(Cu)일 수 있다. 제1 및 제2 인덕터(210, 208)는 n각형(n≥4) 또는 원 형태로 구현할 수 있다. 이때, 제1 및 제2 인덕터(210, 208)의 턴수(turn)는 1 이상이 되도록 한다. 제1 인턱터(210)는 제2 인덕터(208)의 전류방향로 반대로 전류방향이 형성되도록 구조를 설정하여 자기장에 의한 기판 효과를 감쇄시킬 수 있도록 한다. 즉, 제1 인더터(210)에 의한 자기장은 제2 인덕터(208)에 의해서 형성된 자기장과 방향이 서로 반대가 되어, 기판을 가로지르는 자기장 세기는 상쇄되어 약해지고, 결국 기판에 유기된 맴돌이 전류(eddy current)를 감소시킬 수 있도록 제1 및 제2 인덕터(210, 208)의 구조를 설계한다. 도 5에서는 제2 인덕터(208)의 중심부에 제1 인덕터(210)가 위치되도록 하여 제2 인덕터(208)의 인덕턴스(main inductance) 값에 제1 인덕터(210)가 영향을 미치지 않게 설계하였다.
본 실시예에서는 비아 플러그(208)를 형성한 후 제1 인덕터(210) 및 제2 인덕터(208)를 패터닝하는 단계를 예를 들어 설명하였으나, 금속막으로 구리(Cu)를 사용할 경우 다마신(damascene) 또는 듀얼 다마신(dual damascene) 공정을 이용하여 비아 플러그와 제1 및 제2 인덕터를 동시에 형성할 수도 있다. 즉, 다마신 또는 듀얼 다마신 공정을 이용하여 층간절연막 내에 비아홀과 제1 및 제2 인덕터가 형성될 영역 패턴을 형성한 후에 구리막을 증착한 후 화학기계적 연마하여 비아 플러그와 제1 및 제2 인덕터를 동시에 형성할 수 있다.
또한, 본 실시예에서는 도전성 패턴(202) 상에 층간절연막(204)을 형성하고 비아 플러그(206)를 형성한 후 비아 플러그(206)를 통해 제1 인덕터(210)와 제2 인덕터(208)가 전기적으로 연결되도록 형성하였으나, 도전성 패턴과 제1 및 제2 인덕터 사이에는 층간절연막/비아 플러그/금속배선이 적어도 1층 이상이 형성되고 제1 및 제2 인덕터 하부에는 층간절연막이 형성되며 비아 플러그를 통해 도전성 패턴과 제1 및 제2 인덕터가 전기적으로 연결되는 구조가 사용될 수도 있음은 물론이다.
본 발명에 의한 온 칩 인덕터 및 그 제조방법에 의하면, 주(main) 인턱터의 전류 방향과 반대가 되도록 부(subsidiary) 인덕터가 형성되어 자기장에 의한 기판 효과를 감쇄시킬 수 있다. 즉, 주 인덕터에 의한 자기장은 부 인덕터에 의해서 형성된 자기장과 방향이 서로 반대가 되어, 기판을 가로지르는 자기장 세기는 상쇄되어 약해질 것이고, 결국 기판에 유기된 맴돌이 전류(eddy current)는 감소될 것이다.
또한, 본 발명에 의하면, 온 칩 인덕터의 부 인덕터는 주(main) 인덕터의 중심부에 위치하므로 주 인덕턴스(main inductance) 값에 영향을 미치지 않는다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 제1 및 제2 인덕터의 전류와, 제1 및 제2 인덕터에 의해 유도된 자기장을 보여주는 도면이다.
도 2는 제1 및 제2 인덕터에 의한 맴돌이 전류(eddy current)를 보여주는 도면이다.
도 3은 본 발명의 바람직한 제1 실시예에 따른 온 칩 인덕터 및 그 제조방법을 설명하기 위하여 도시한 사시도이다.
도 4는 도 3의 I-I' 단면을 절단한 경우의 단면도이다.
도 5는 본 발명의 바람직한 제2 실시예에 따른 온 칩 인덕터 및 그 제조방법을 설명하기 위하여 도시한 사시도이다.
도 6은 도 5의 I-I' 단면을 절단한 경우의 단면도이다.
<도면의 주요 부분에 부호의 설명>
100, 200: 기판 102, 210: 제1 인덕터
108, 208: 제2 인덕터 104, 204: 층간절연막
106, 206: 비아 플러그 110, 202: 도전성 패턴

Claims (10)

  1. 일방향으로의 전류 흐름을 갖는 제1 인덕터; 및
    상기 제1 인덕터의 전류 흐름 방향과 서로 반대 방향으로 흐르는 전류 흐름을 갖는 제2 인덕터를 포함하며,
    상기 제1 인덕터의 일단 및 상기 제2 인덕터의 일단과, 상기 제1 인덕터의 타단 및 상기 제2 인덕터의 타단은 상기 제1 및 제2 인덕터의 전류 방향이 서로 반대가 되도록 전기적으로 각각 연결되어 있고, 상기 제1 인덕터는 상기 제2 인덕터가 이루는 궤도의 중심부에 위치된 온 칩 인덕터.
  2. 제1항에 있어서, 상기 제1 및 제2 인덕터가 이루는 궤도는 n각형(n≥4) 또는 원형의 형태를 이루는 온 칩 인덕터.
  3. 제1항에 있어서, 상기 제1 및 제2 인덕터는 턴(turn)수가 1 이상인 온 칩 인덕터.
  4. 반도체 기판 상에 금속막을 증착한 후, 선택적으로 식각하여 제1 인덕터를 형성하는 단계;
    상기 제1 인덕터가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막이 형성된 반도체 기판에 비아 플러그들, 도전성 패턴 및 제2 인덕터를 형성하는 단계를 포함하며,
    상기 제2 인덕터의 일단은 상기 제1 인덕터의 일단과 하나의 상기 비아 플러그를 통해 연결되고 상기 제2 인덕터의 타단은 상기 제2 인덕터와 동일한 평면(plane) 상에 형성된 도전성 패턴 및 다른 하나의 상기 비아 플러그를 통해 상기 제1 인덕터의 타단과 연결되어 상기 제1 및 제2 인덕터의 전류 방향이 서로 반대가 되도록 형성된 온 칩 인덕터의 제조방법.
  5. 반도체 기판 상에 제1 인덕터의 일단과 제2 인덕터의 일단을 전기적으로 연결하기 위한 도전성 패턴을 형성하는 단계;
    상기 도전성 패턴이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막이 형성된 반도체 기판 상에 비아 플러그들, 제1 인덕터 및 제2 인덕터를 형성하는 단계를 포함하며,
    상기 제2 인덕터의 일단은 상기 비아 플러그 및 상기 도전성 패턴을 통해 상기 제1 인덕터의 일단과 연결되고, 상기 제2 인덕터의 타단은 상기 제1 인덕터의 타단과 동일한 평면 상에서 연결되어 상기 제1 및 제2 인덕터의 전류 방향이 서로 반대가 되도록 형성된 온 칩 인덕터의 제조방법.
  6. 제4항 또는 제5항에 있어서, 상기 제1 인덕터는 상기 제2 인덕터가 이루는 궤도의 중심부에 위치되도록 형성된 온 칩 인덕터의 제조방법.
  7. 제4항 또는 제5항에 있어서, 상기 제1 및 제2 인덕터가 이루는 궤도는 n각형(n≥4) 또는 원형의 형태를 이루는 온 칩 인덕터의 제조방법.
  8. 제4항 또는 제5항에 있어서, 상기 제1 및 제2 인덕터는 턴(turn)수가 1 이상이 되도록 형성된 온 칩 인덕터의 제조방법.
  9. 제4항 또는 제5항에 있어서, 상기 층간절연막을 형성하는 단계 후에,
    (a) 상기 층간절연막이 형성된 반도체 기판에 비아 플러그들과 금속배선을 형성하는 단계; 및
    (b) 상기 금속배선이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계를 더 포함하는 온 칩 인덕터의 제조방법.
  10. 제9항에 있어서, 상기 (a) 단계 및 상기 (b) 단계를 적어도 2회 반복하는 단계를 더 포함하는 온 칩 인덕터의 제조방법.
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