KR20050107844A

KR20050107844A - Fuse device and method of manufacturing for the same, semiconductor device having the same

Info

Publication number: KR20050107844A
Application number: KR1020040032584A
Authority: KR
Inventors: 김승환; 채희일
Original assignee: 삼성전자주식회사
Priority date: 2004-05-10
Filing date: 2004-05-10
Publication date: 2005-11-16

Abstract

반도체 장치에 포함되는 퓨즈 소자 및 그 제조방법, 이를 구비하는 반도체 장치에 관한 것으로, 퓨즈 소자는 반도체 장치 내의 회로와 접속되도록 소정의 거리를 두고 형성되어 있는 적어도 한 개 이상의 콘택 플러그들이 형성되어 있고, 상기 소정의 거리를 두고 형성된 콘택 플러그들을 연결하도록 상기 콘택 플러그들의 상에 베리어 금속층 패턴이 형성되어 있다. 이어서, 레이져 빔에 노출되는 영역으로, 상기 베리어 금속층 패턴 및 상기 콘택 플러그들을 전체적으로 노출시키도록 절연막 패턴이 형성되어 있다. 퓨즈 소자에 인가되는 스트레스를 분산시켜서 퓨즈 손상(attack)을 억제하여 결국 반도체 장치의 리페어 기능을 제대로 수행할 수 있게 된다. A fuse device included in a semiconductor device, a method of manufacturing the same, and a semiconductor device including the same, wherein the fuse device includes at least one contact plug formed at a predetermined distance to be connected to a circuit in the semiconductor device, A barrier metal layer pattern is formed on the contact plugs to connect the contact plugs formed at the predetermined distance. Subsequently, an insulating layer pattern is formed to expose the barrier metal layer pattern and the contact plug as a region exposed to the laser beam. By distributing the stress applied to the fuse device, it is possible to suppress the fuse attack and eventually perform a repair function of the semiconductor device.

Description

Fuse device, manufacturing method thereof, and semiconductor device having the same {FUSE DEVICE AND METHOD OF MANUFACTURING FOR THE SAME, SEMICONDUCTOR DEVICE HAVING THE SAME}

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 반도체 장치에 포함되는 퓨즈 소자 및 그 제조방법, 이를 구비하는 반도체 장치에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a fuse device included in the semiconductor device, a manufacturing method thereof, and a semiconductor device having the same.

메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.Semiconductor devices such as memory devices and memory merged logic (MML) include numerous memory cells for storing data. By the way, if any one of the memory cells is defective, the semiconductor device is inferior, and the yield falls. Therefore, in a memory device or a semiconductor device including a memory, a repair function is required to secure a high yield. In a semiconductor device, a repair method is a method of replacing a defective memory cell by using a redundancy memory cell. In this case, a cuttable fuse is used to replace a defective memory cell with a redundant memory cell. Therefore, a semiconductor device includes a plurality of fuses, which are usually laser cuttable fuses. The fuses are selectively cut according to the test result after the test of the semiconductor device.

한편, 근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 메모리 장치나 메모리를 포함하는 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 예컨대, CD(critical dimension)가 0.25㎛ 이하로 줄어드는 고집적화가 이루어지고, 전기적인 전달 수단인 금속 배선도 다층 배선이 적용된다. On the other hand, in recent years, with the rapid spread of information media such as computers, memory devices and semiconductor devices including memory are required to operate at high speed and have a large storage capacity. In response to this demand, for example, high integration is achieved in which the CD (critical dimension) is reduced to 0.25 mu m or less, and multilayer wiring is applied to metal wiring as an electrical transmission means.

그러므로, 반도체 장치의 고집적화가 진행됨에 따라 자연스럽게 메모리 장치나 메모리를 포함하는 반도체 장치에 포함되는 퓨즈 소자는 사이즈도 작아지고, 또한, 사용되는 다층 배선으로 인한 스트레스도 많아진다. 이 결과로 퓨즈 손상(attack)이 야기되며, 결국에 반도체 장치의 리페어 기능을 제대로 수행하지 못하게 한다. Therefore, as the integration of semiconductor devices progresses, the fuse element included in the memory device and the semiconductor device including the memory naturally decreases in size, and the stress caused by the multilayer wiring used also increases. This results in fuse attack, which in turn prevents the semiconductor device from performing its repair function properly.

도 1 및 도 2는 종래 기술에 따른 퓨즈 소자를 나타내는 평면도들이다. 1 and 2 are plan views showing a fuse device according to the prior art.

도 1 도 2를 참조하면, 종래 기술에 따른 퓨즈 소자(10, 20)는 크게, 노출 영역(12, 22)과 비 노출영역으로 나뉘어진다. 노출영역(12, 22)은 얇은 금속층인 배리어(barrier) 금속층을 포함한다. 비 노출영역은 노출 영역을 제외한 퓨즈 소자의 전 영역으로서, 배리어 금속층 위에 배리어 금속층 보다 두꺼운 통상의 금속층을 더 구비한 영역이다. 1 and 2, the fuse elements 10 and 20 according to the related art are largely divided into the exposed areas 12 and 22 and the non-exposed areas. Exposed areas 12 and 22 include a barrier metal layer, which is a thin metal layer. The non-exposed area is the entire area of the fuse element excluding the exposed area, and is an area further comprising a normal metal layer thicker than the barrier metal layer on the barrier metal layer.

그리고, 퓨즈 소자는 반도체 장치내의 회로와 연결되기 위한 금속 콘택 플러그들(14, 24)을 다수 포함한다. 도 1의 금속 콘택 플러그들(14)은 비 노출영역에 포함되어 있고, 도2의 금속 콘택 플러그들(24)은 노출영역(22)에 포함된 금속 콘택 플러그들(24a)과 비 노출영역에 포함된 금속 콘택플러그들(24b)로 나뉘어져 있다. In addition, the fuse element includes a plurality of metal contact plugs 14 and 24 for connecting with a circuit in the semiconductor device. The metal contact plugs 14 of FIG. 1 are included in the non-exposed area, and the metal contact plugs 24 of FIG. 2 are connected to the non-exposed areas and the metal contact plugs 24a included in the exposed area 22. It is divided into the included metal contact plugs 24b.

일반적으로 노출영역(12, 22)의 일 부분을 레이저로 절단함으로써, 해당 퓨즈 소자가 절단된다. 따라서, 퓨즈 소자를 용이하게 절단하기 위하여 얇은 배리어 금속층은 남기고, 그 위에 두꺼운 금속층은 에칭한 노출영역을 만드는 것이다. In general, by cutting a portion of the exposed areas 12 and 22 with a laser, the fuse element is cut. Therefore, in order to easily cut the fuse element, a thin barrier metal layer is left, and the thick metal layer thereon creates an etched exposed area.

종래 기술에 따른 퓨즈 소자는, 상술한 바와 같이, 반도체 장치의 고집적화가 진행됨에 따라 자연스럽게 사이즈도 작아지고, 또한, 다층 배선으로 인한 스트레스도 많아진다. 특히, 노출영역과 비 노출영역의 경계(A, B) 부분은 다수의 요소(element)들, 예컨대 베리어 금속층, 금속층, 콘택 플러그 및 층간절연막 들이 복합적으로 위치하는 곳으로 스트레스(stress)가 집중적으로 인가될 것이고 퓨즈 손상(attack)이 발생되기 쉬운 곳이다. 이러한 퓨즈 손상은 반도체 장치의 리페어 기능을 제대로 수행할 수 없다. As described above, the fuse element according to the prior art naturally decreases in size as the integration of the semiconductor device progresses, and the stress due to the multilayer wiring also increases. In particular, the boundary (A, B) portion of the exposed and non-exposed areas is where a plurality of elements, for example, barrier metal layers, metal layers, contact plugs, and interlayer insulating films, are located in a complex manner. It will be applied and is where fuse attack is likely to occur. Such a fuse damage may not properly perform a repair function of the semiconductor device.

이와 같은 종래 기술의 문제점을 해결하기 위하여, 본 발명의 목적은 퓨즈 소자의 리페어 기능을 제대로 수행하는 신규한 구조를 갖는 퓨즈 소자를 제공하는 것이다.In order to solve the problems of the prior art, it is an object of the present invention to provide a fuse device having a novel structure that properly performs the repair function of the fuse device.

본 발명의 다른 목적은 퓨즈 소자의 리페어 기능을 제대로 수행하는 신규한 구조의 퓨즈 소자를 갖는 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device having a fuse element of a novel structure that properly performs the repair function of the fuse element.

본 발명의 또 다른 목적은 상기한 퓨즈 소자를 제조하는 데 특히 적합한 퓨즈 소자의 제조 방법을 제공하는 것이다. It is a further object of the present invention to provide a method of manufacturing a fuse device which is particularly suitable for producing the above-described fuse device.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 퓨즈 소자는 상기 반도체 장치 내의 회로와 접속되도록 소정의 거리를 두고 형성되어 있는 적어도 한 개 이상의 콘택 플러그들이 형성되어 있고, 상기 소정의 거리를 두고 형성된 콘택 플러그들을 연결하도록 상기 콘택 플러그들의 상에 베리어 금속층 패턴이 형성되어 있다. 이어서, 레이져 빔에 노출되는 영역으로, 상기 베리어 금속층 패턴 및 상기 콘택 플러그들을 전체적으로 노출시키도록 절연막 패턴이 형성되어 있다. In order to achieve the object of the present invention, the fuse device according to an embodiment of the present invention is formed with at least one contact plug formed at a predetermined distance to be connected to the circuit in the semiconductor device, the predetermined A barrier metal layer pattern is formed on the contact plugs to connect the contact plugs formed at a distance. Subsequently, an insulating layer pattern is formed to expose the barrier metal layer pattern and the contact plug as a region exposed to the laser beam.

상기 본 발명의 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 퓨즈 소자를 갖는 반도체 장치는 메모리 셀 어레이가 형성되어 있고, 상기 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이가 형성되오 있다. 이어서, 상기 불량 메모리 셀로의 경로를 차단하고, 대응하는 리던던시 메모리 셀로 데이터를 입출력시키기 위한 다수의 퓨즈 소자들을 구비한다. 상기 다수의 퓨즈 소자들의 각각은 상기 반도체 장치 내의 회로와 접속되도록 소정의 거리를 두고 형성되어 있는 적어도 한 개 이상의 콘택 플러그들이 형성되어 있고, 상기 소정의 거리를 두고 형성된 콘택 플러그들을 연결하도록 상기 콘택 플러그들의 상에 베리어 금속층 패턴이 형성되어 있다. 이어서, 레이져 빔에 노출되는 영역으로, 상기 베리어 금속층 패턴 및 상기 콘택 플러그들을 전체적으로 노출시키도록 절연막 패턴이 형성되어 있다. According to another aspect of the present invention, a semiconductor device having a fuse device includes a memory cell array, and a redundancy memory cell array for replacing a defective memory cell of the memory cell array. It is formed. Subsequently, a plurality of fuse elements are provided to block a path to the bad memory cell and to input and output data to a corresponding redundancy memory cell. Each of the plurality of fuse elements has at least one contact plug formed at a predetermined distance to be connected to a circuit in the semiconductor device, and the contact plug is connected to connect the contact plugs formed at the predetermined distance. The barrier metal layer pattern is formed on these. Subsequently, an insulating layer pattern is formed to expose the barrier metal layer pattern and the contact plug as a region exposed to the laser beam.

상기 본 발명의 또 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 퓨즈 소자의 제조 방법에 의하면, 먼저 상기 반도체 기판 내의 회로와 접속되도록 소정의 거리에 적어도 한 개 이상의 콘택 플러그들을 형성하고, 상기 소정의 거리를 두고 형성된 콘택 플러그들을 연결하도록 상기 콘택 플럭들의 상면에 베리어 금속층 패턴 및 금속층 패턴을 형성한다. 이어서, 레이져 빔에 노출되는 영역으로, 상기 베리어 금속층 패턴을 노출시키는 절연막 패턴을 형성하고, 상기 절연막 패턴에 의하여 노출된 상기 베리어 금속층 패턴을 제거하여 상기 베리어 금속층 패턴과 상기 콘택 플러그들을 전체적으로 노출시켜 퓨즈 소자를 완성한다. According to a method of manufacturing a fuse device according to an embodiment of the present invention in order to achieve another object of the present invention, first forming at least one contact plug at a predetermined distance to be connected to a circuit in the semiconductor substrate, A barrier metal layer pattern and a metal layer pattern are formed on the upper surfaces of the contact plugs to connect the contact plugs formed at the predetermined distance. Subsequently, an insulating layer pattern exposing the barrier metal layer pattern is formed in a region exposed to the laser beam, and the barrier metal layer pattern and the contact plugs are exposed as a whole to remove the barrier metal layer pattern exposed by the insulating layer pattern, thereby fuses are formed. Complete the device.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그리고 본 명세서에서는 설명의 편의상 각 도면을 통하여 동일한 역할을 수행하는 신호는 동일한 참조 부호로 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the present specification, for the convenience of description, signals performing the same role through the drawings are denoted by the same reference numerals.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 소자를 나타내는 평면도이다. 여기에는 하나의 퓨즈 소자만이 도시되어 있으나, 실제로는 다수의 퓨즈 소자들이 배열되어 있다.3 is a plan view illustrating a fuse device of a semiconductor device according to example embodiments of the present inventive concepts. Only one fuse element is shown here, but in practice a plurality of fuse elements are arranged.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 소자(30)는 콘택 플러그들(32), 베리어 금속층 패턴(34) 및 절연막 패턴(36)을 구비한다.Referring to FIG. 3, the fuse device 30 of the semiconductor device according to the embodiment includes contact plugs 32, a barrier metal layer pattern 34, and an insulating layer pattern 36.

여기서, 반도체 장치는 예를 들면, 메모리 셀 어레이(도시하지 않음)와 상기 메모리 셀 어레이의 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀 어레이(도시하지 않음)와 상기 불량 메모리 셀로의 경로를 차단하고, 대응하는 리던던시 메모리 셀로 데이터를 입출력시키기 위한 퓨즈 소자(30)를 다수 개를 구비한다. Here, the semiconductor device may block, for example, a memory cell array (not shown), a redundancy memory cell array (not shown) for replacing a defective memory cell of the memory cell array, and a path to the defective memory cell, A plurality of fuse elements 30 are provided to input and output data to corresponding redundancy memory cells.

구체적으로, 퓨즈 소자(30)의 콘택플러그들(32)은 반도체 장치 내의 회로(도시하지 않음)와 접속되도록 소정의 거리를 두고 적어도 한 개 이상이 형성되어 있다.Specifically, at least one contact plug 32 of the fuse element 30 is formed at a predetermined distance so as to be connected to a circuit (not shown) in the semiconductor device.

베리어 금속층 패턴(34)은 상기 소정의 거리를 두고 형성된 콘택 플러그들(34)을 연결하도록 상기 콘택 플러그들의 상에 형성되어 있다. 그리고, 상기 베리어 금속층 패턴(34)은 바람직하게 Ti, TiN 또는 복합층으로 형성되어 있다.The barrier metal layer pattern 34 is formed on the contact plugs so as to connect the contact plugs 34 formed at the predetermined distance. The barrier metal layer pattern 34 is preferably formed of Ti, TiN, or a composite layer.

절연막 패턴(36)은 레이져 빔에 노출 영역(38)으로, 상기 베리어 금속층 패턴(34) 및 상기 콘택 플러그들(을 전체적으로 노출시키도록 형성되어 있다.The insulating layer pattern 36 is formed to expose the barrier metal layer pattern 34 and the contact plugs as an exposed region 38 to the laser beam.

이로써, 퓨즈 소자(30)의 노출영역(38)을 한정하는 절연막 패턴(36)이 상기 베리어 금속층 패턴(34)과 콘택 플러그들(32)을 전제적으로 노출시키도록 형성되어 있어서, 노출영역(38)과 비 노출영역의 경계(C)가 베리어 금속층 패턴(34) 밖에 위치하고 있어서 베리어 금속층 패턴(34)에 인가되는 스트레스를 분산시킨다.As a result, the insulating layer pattern 36 defining the exposed area 38 of the fuse element 30 is formed so as to expose the barrier metal layer pattern 34 and the contact plugs 32 entirely, thereby exposing the exposed area 38. ) And the non-exposed area C is located outside the barrier metal layer pattern 34 to disperse the stress applied to the barrier metal layer pattern 34.

본 발명에 따른 반도체 장치의 퓨즈 소자는 특히, CD(critical dimension)가 0.25㎛ 이하의 고집적화된 반도체 장치나 다층배선을 적용하는 반도체 장치에 유용하다. 상기와 같은 고밀도(high density)의 반도체 장치는 패턴이 조밀하여, 퓨즈 손상이 발생될 확률이 높다. 특히, 고밀도의 반도체 장치의 공정에서, 패키칭 시 웨이퍼 뒷면이 많이 그라인딩(grinding) 되어 웨이퍼 두께가 얇은 경우나, 다층 금속층 및 많은 열처리로 인하여 웨이퍼가 많이 휘는 반도체 장치에서 퓨즈 손상의 발생 확률은 더욱 높다. The fuse element of the semiconductor device according to the present invention is particularly useful for highly integrated semiconductor devices having a CD (critical dimension) of 0.25 mu m or less, or semiconductor devices to which multilayer wiring is applied. Such a high density semiconductor device has a high density of patterns, which is likely to cause fuse damage. In particular, in the process of high density semiconductor devices, when wafers are ground, the back side of the wafer is ground a lot and the thickness of the wafer is thin, or in the semiconductor device where the wafer is bent due to the multi-layered metal layer and many heat treatments, the probability of occurrence of fuse damage is increased. high.

따라서, 상기와 같은 경우에, 본 발명의 퓨즈를 사용하면, 퓨즈 손상을 억제하여 퓨즈 소자가 리페어 기능을 제대로 수행할 수 있다. Therefore, in the above case, by using the fuse of the present invention, the fuse damage can be suppressed and the fuse element can perform the repair function properly.

도 4 내지 도 5는 도 3에 도시된 반도체 장치의 퓨즈 소자를 형성하는 방법을 설명하기 위하여 선 F-F'를 따라 절단한 경우의 개략적인 단면도들이다. 도 4 내지 도 5에 도시된 단면도들은 설명의 편의를 위하여 단순화되고 각 층의 두께가 과장되어 있다.4 to 5 are schematic cross-sectional views taken along the line F-F ′ to explain a method of forming a fuse device of the semiconductor device shown in FIG. 3. 4 to 5 are simplified views for convenience of explanation and the thickness of each layer is exaggerated.

도 4를 참조하면, 반도체 기판(100) 내에 회로(도시하지 않음)를 형성한다. 상기 회로가 형성된 반도체 기판 상에 제1 층간절연막(110)을 형성한다. 이어서, 상기 제1 층간절연막(110)에 회로(도시하지 않음)와 후속에 형성된 퓨즈 절단용 베리어 금속층 패턴과 접속하기 위하여 콘택 플러그들(120)을 형성한다. Referring to FIG. 4, a circuit (not shown) is formed in the semiconductor substrate 100. The first interlayer insulating layer 110 is formed on the semiconductor substrate on which the circuit is formed. Subsequently, contact plugs 120 are formed on the first interlayer insulating layer 110 to connect a circuit (not shown) and a barrier metal layer pattern for cutting fuses.

도 5를 참조하면, 콘택 플러그들(120) 상에 베리어 금속층 패턴(130) 및 금속층 패턴(140)을 순차적으로 형성한다. 베리어 금속층 패턴(130)은 바람직하게 Ti, TiN 또는 복합층이다. 그리고, 금속층 패턴(140)은 바람직하게 Al이다.Referring to FIG. 5, the barrier metal layer pattern 130 and the metal layer pattern 140 are sequentially formed on the contact plugs 120. The barrier metal layer pattern 130 is preferably Ti, TiN or a composite layer. The metal layer pattern 140 is preferably Al.

도 6을 참조하면, 금속층 패턴(140)과 베리어 금속층 패턴(130)이 형성된 반도체 기판 상에 제2 층간절연막을 형성한다. 이어서, 상기 제2 층간절연막을 패터닝하여 레이져 빔에 노출되는 영역으로, 금속층 패턴(140)을 노출시키는 제2 절연막 패턴(150)을 형성한다. Referring to FIG. 6, a second interlayer insulating film is formed on a semiconductor substrate on which the metal layer pattern 140 and the barrier metal layer pattern 130 are formed. Subsequently, the second interlayer insulating layer is patterned to form a second insulating layer pattern 150 exposing the metal layer pattern 140 in an area exposed to the laser beam.

도 7을 참조하면, 제2 절연막 패턴(150)에 의하여 노출된 금속층 패턴(150)을 모두 제거하여 레이져 빔에 의한 절단이 쉽도록 베리어 금속층 패턴(140)만 잔존시키면서, 상기 베리어 금속층 패턴(130)과 상기 콘택 플러그들(120)이 전체적으로 노출된 퓨즈 소자가 완성된다. Referring to FIG. 7, the barrier metal layer pattern 130 is removed while only the barrier metal layer pattern 140 remains so that the metal layer pattern 150 exposed by the second insulating layer pattern 150 is easily removed by laser beam. ) And a fuse device in which the contact plugs 120 are entirely exposed.

도시한 바와 같이, 노출영역을 한정하는 절연막 패턴(150) 패턴이 베리어 금속층 패턴(130)과 상기 콘택 플러그들(120)을 전체적으로 노출되도록 밖에 위치되어 베리어 금속층 패턴(130)에 인가되는 스트레스를 분산시킨다. As shown, the insulating layer pattern 150 defining the exposure area is positioned outside to expose the barrier metal layer pattern 130 and the contact plugs 120 as a whole to disperse the stress applied to the barrier metal layer pattern 130. Let's do it.

본 발명에 따른 퓨즈 소자 및 그 제조방법, 이를 구비하는 반도체 장치에 의하면, 퓨즈 소자에 인가되는 스트레스를 분산시켜서 퓨즈 손상(attack)을 억제하여 결국 반도체 장치의 리페어 기능을 제대로 수행할 수 있게 된다. According to the fuse device and the method of manufacturing the same and the semiconductor device including the same, the stress applied to the fuse device can be dispersed to suppress fuse damage, thereby eventually performing a repair function of the semiconductor device.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

도 1 및 도 2는 종래 기술에 따른 반도체 장치의 퓨즈 소자를 나타내는 평면도들이다. 1 and 2 are plan views illustrating a fuse device of a semiconductor device according to the related art.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 소자를 나타내는 평면도이다.3 is a plan view illustrating a fuse device of a semiconductor device according to example embodiments of the present inventive concepts.

도 4 내지 도 7은 도 3에 도시된 반도체 장치의 퓨즈 소자를 형성하는 방법을 설명하기 위하여 선 f-f'를 따라 절단한 경우의 개략적인 단면도들이다. 4 to 7 are schematic cross-sectional views taken along the line f-f 'to explain a method of forming a fuse device of the semiconductor device shown in FIG.

<주요 도면의 부호에 대한 설명><Description of Signs of Main Drawings>

10, 20, 30 : 퓨즈 소자 12, 22, 38 : 노출 영역 10, 20, 30: fuse element 12, 22, 38: exposed area

14, 24, 32, 120 : 콘택 플러그 34, 130 : 베리어 금속층 패턴14, 24, 32, 120: contact plug 34, 130: barrier metal layer pattern

36 : 절연막 패턴 100 : 반도체 기판36: insulating film pattern 100: semiconductor substrate

110 : 제1 층간절연막 패턴 140 : 금속층 패턴110: first interlayer insulating film pattern 140: metal layer pattern

150 : 제2 층간절연막 패턴150: second interlayer insulating film pattern

Claims

A fuse element included in a semiconductor device,

At least one contact plug formed at a predetermined distance to be connected to a circuit in the semiconductor device;

A barrier metal layer pattern formed on the contact plug to connect the contact plugs formed at a predetermined distance from the contact plug; And

And an insulation layer pattern formed to expose the barrier metal layer pattern and the contact plug as a whole.

In a semiconductor device,

Memory cell arrays;

A redundancy memory cell array for replacing defective memory cells in the memory cell array; And

A plurality of fuse elements for blocking a path to the bad memory cell and inputting / outputting data to a corresponding redundancy memory cell,

Each of the plurality of fuses

And an insulating layer pattern formed to expose the barrier metal layer pattern and the contact plug as a whole.

The semiconductor device of claim 2, wherein the semiconductor device is

A semiconductor device characterized by high integration of a CD (critical dimension) of 0.25 µm or less.

Forming at least one contact plug at a predetermined distance to be connected to a circuit in the semiconductor substrate;

Forming a barrier metal layer pattern and a metal layer pattern on the contact plugs to connect the contact plugs formed at a predetermined distance;

Forming an insulating layer pattern exposing the metal layer pattern to an area exposed to a laser beam; And

And removing the barrier metal layer pattern exposed by the insulating layer pattern to expose the barrier metal layer pattern and the contact plugs as a whole.