KR20010018363A - method for fabricating fuse - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 레이저 빔이 퓨즈에 닿는 단면적을 늘려 주어 용장형 셀(redundancy cell)이 원활한 리페어(repair) 기능을 수행할 수 있도록 함과 동시에 수율 향상을 이룰 수 있도록 한 퓨즈 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to increase the cross-sectional area of the laser beam to the fuse to enable a redundant cell to perform a smooth repair function and to improve yield. The present invention relates to a fuse manufacturing method.
반도체 복합 소자 및 메모리 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 제구실을 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(양품 획득률:yield)을 낮추는 비효율적인 처리방법이다.In the manufacture of a semiconductor composite device and a memory device, if any one of a number of microcells is defective, it cannot be used as a memory compartment and thus is treated as a defective product. However, even though only a few cells in the memory have failed, discarding the entire device as defective is an inefficient way to lower yield (yield).
따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(일명, 용장형 셀이라 한다)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.Therefore, the yield improvement is achieved by replacing the defective cell by using a spare memory cell (also called a redundant cell) previously installed in the memory.
용장형 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.In the repair operation using redundant cells, spare rows and spare columns are pre-installed for each cell array, so that defective memory cells having defects are stored in row / column units. It proceeds in a cell-relaxed manner, which is described in detail as follows.
즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 퓨즈 재료로는 주로, 금속막이 이용되고 있다.In other words, when a defective memory cell is selected through a test after wafer processing is completed, a program is executed in the internal circuit to replace the corresponding address with the address signal of the spare cell. Therefore, when an address signal corresponding to a bad line is input in actual use, the selection is switched to a spare line instead. One of these programming methods is a method of burning a fuse with a laser beam, and a metal film is mainly used as a fuse material.
통상의 경우, 가장 상층부의 금속배선이 퓨즈로 사용되고 있는데, 도 1에는 퓨즈가 구비된 종래 반도체 소자의 평면 구조를 도시한 레이아웃도가 제시되어 있다.In general, the uppermost metal wiring is used as a fuse, and FIG. 1 shows a layout showing a planar structure of a conventional semiconductor device having a fuse.
도 1의 레이아웃도에 의하면, 종래의 반도체 소자는 최 상층부의 금속배선(최종 금속배선)과 일체로 연결되도록 절연기판(10) 상에 퓨즈 금속막(14)이 배치되고, 상기 금속막(14) 중에서 퓨즈(14a)로 사용되어질 부분은 퓨즈 창(fuse window)(W)을 통해 오픈(open)되도록 소자 구성이 이루어져 있음을 알 수 있다. 여기서, 상기 절연기판(10)은 임의개의 금속배선층(제 1 금속배선에서부터 최종 금속배선 바로 이전까지의 금속배선을 총망라해서 칭함)이 구비되어 있는 반도체 기판을 일컫는다.According to the layout of FIG. 1, in the conventional semiconductor device, a fuse metal film 14 is disposed on an insulating substrate 10 so as to be integrally connected to a metal wiring (final metal wiring) of an uppermost layer, and the metal film 14 The element to be used as the fuse 14a can be seen that the device is configured to open through the fuse window (W). Here, the insulating substrate 10 refers to a semiconductor substrate provided with any metal wiring layer (total metal wiring from the first metal wiring to just before the final metal wiring).
따라서, 상기 구조의 퓨즈는 도 2a 내지 도 2d에 제시된 공정수순도에서 알 수 있듯이 다음의 제 4 단계 공정을 거쳐 제조된다. 여기서, 도 2a 내지 도 2d는 도 1의 A-A' 절단면 제조방법을 도시한 공정수순도를 나타낸다.Therefore, the fuse of the structure is manufactured through the following fourth step process as can be seen from the process flow chart shown in Figs. 2a to 2d. 2A to 2D show a process flowchart showing a method of manufacturing the cut plane A-A 'of FIG. 1.
제 1 단계로서, 도 2a에 도시된 바와 같이 임의개의 금속배선층이 구비된 절연기판(10) 상에 Ti 재질의 장벽금속막(12)을 형성하고, 그 위에 TiN 재질의 퓨즈 금속막(14)과 최종 금속막(16)을 순차적으로 형성한 다음, 퓨즈 금속 형성부를 한정하는 마스크 패턴(미 도시)을 이용하여 상기 기판(10) 표면이 소정 부분 노출되도록 이들을 선택식각한다. 그 결과, "장벽금속막(12)/퓨즈 금속막(14)/최종 금속막(16)" 적층 구조의 결과물이 만들어지게 된다. 이때, 상기 결과물은 도 1의 레이아웃도에서 알 수 있듯이 절연기판(10) 상에서 횡방향으로 길게 연장된 구조를 가지도록 형성된다. 이어, 상기 결과물을 포함한 절연기판(10) 상에 PE-TEOS 재질의 제 1 보호막(18)을 형성하고, 상기 보호막(18) 상에 패드 창 형성부(도 1에서 W로 표시된 부분)를 한정하는 마스크 패턴(20)을 형성한다.As a first step, as shown in FIG. 2A, a barrier metal film 12 made of Ti is formed on an insulating substrate 10 provided with an arbitrary metal wiring layer, and a fuse metal film 14 made of TiN is formed thereon. And the final metal film 16 are sequentially formed, and then selectively etched to expose a predetermined portion of the surface of the substrate 10 using a mask pattern (not shown) defining a fuse metal forming portion. As a result, the result of the "barrier metal film 12 / fuse metal film 14 / final metal film 16" lamination structure is made. At this time, the result is formed to have a structure extending in the transverse direction on the insulating substrate 10 as can be seen in the layout diagram of FIG. Subsequently, a first protective film 18 made of PE-TEOS is formed on the insulating substrate 10 including the resultant, and the pad window forming part (part denoted by W in FIG. 1) is defined on the protective film 18. The mask pattern 20 is formed.
제 2 단계로서, 도 2b에 도시된 바와 같이 상기 마스크 패턴(20)에 의해 보호되지 못한 부분의 제 1 보호막(18)을 이방성 건식식각하여 퓨즈 창(W)을 형성함과 동시에 제 1 단계의 공정 결과 만들어진 결과물 측벽에 PE-TEOS 재질의 스페이서(18a)를 형성한다. 이 과정에서 최종 금속막(16)도 일부 함께 식각되므로 건식식각이 완료되면 최종 금속막의 상단부 또한 일부 리세스(recess)되게 된다. 이어, 상기 마스크 패턴(20)을 제거한다.As a second step, as shown in FIG. 2B, the first passivation layer 18 of the portion not protected by the mask pattern 20 is anisotropically dry-etched to form the fuse window W and at the same time, The spacer 18a made of PE-TEOS is formed on the sidewall of the resulting product. In this process, since the final metal film 16 is partially etched together, when the dry etching is completed, the upper end of the final metal film is also partially recessed. Next, the mask pattern 20 is removed.
제 3 단계로서, 도 2c에 도시된 바와 같이 최종 금속막(16)을 제거하여 퓨즈 금속막(14)의 표면을 오픈시킨 다음, 그 전면에 SiN 재질의 제 2 보호막(22)을 형성해 주므로써, 본 공정 진행을 완료한다. 퓨즈 금속막의 표면 노출부가 바로 도 1의 14a로 표기된 퓨즈로 사용되는 부분이다.As a third step, as shown in FIG. 2C, the final metal film 16 is removed to open the surface of the fuse metal film 14, and then a second protective film 22 made of SiN is formed on the entire surface thereof. The process is completed. The exposed surface of the fuse metal film is a portion used as a fuse denoted by 14a of FIG. 1.
그러나, 상기 공정 수순에 의거하여 퓨즈를 제조할 경우에는 레이저 빔을 이용하여 퓨즈를 끊어주는 과정에서 다음과 같은 문제가 발생된다.However, when manufacturing a fuse based on the above procedure, the following problem occurs in the process of breaking the fuse using a laser beam.
디자인 룰(design rule)이 0.35㎛급인 소자 제조시에는 레이저 빔을 이용하여 별 무리없이 퓨즈(14a)를 끊을 수 있으나 반도체 소자의 고집적화로 인해 디자인 룰이 0.25㎛급 이하로 내려가게 되면 SiN 재질의 제 2 보호막(22) 증착시 야기되는 스페이서(18a) 상단부(도 2d에서 참조부호 Ⅰ로 표시된 부분)에서의 오버행 발생으로 인해 레이저 빔이 퓨즈(14a)에 닿는 단면적이 현격하게 줄어들게 되어 충분한 에너지 전달이 이루어지지 않게 되므로, 퓨즈가 끊기지 않는 불량(fail)이 발생하게 된다. 이러한 불량이 발생될 경우, 용장형 셀이 원활한 리페어 기능을 수행할 수 없게 되어 수율 저하가 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.When manufacturing a device with a design rule of 0.35㎛, it is possible to blow the fuse 14a without any difficulty using a laser beam.However, if the design rule falls below 0.25㎛ due to the high integration of semiconductor devices, Due to the overhang occurrence at the upper end of the spacer 18a (part denoted by reference I in FIG. 2D) caused by the deposition of the second passivation layer 22, the cross-sectional area where the laser beam touches the fuse 14a is significantly reduced, thereby sufficient energy transfer. Since this is not done, a failure in which the fuse is not blown occurs. If such a defect occurs, the redundant cell is unable to perform a smooth repair function, resulting in a decrease in yield, and therefore, an improvement for this problem is urgently required.
이에 본 발명의 목적은, 반도체 소자 제조시 퓨즈 창이 형성된 상태하에서 퓨즈 금속막 증착 및 이의 평탄화 작업을 거쳐 퓨즈가 제조되도록 공정 진행을 변경해 주므로써, 보호막 증착시 오버행이 발생되는 것을 막을 수 있도록 하여 레이저 빔이 퓨즈에 닿는 단면적을 충분히 확보할 수 있도록 하고, 용장형 셀이 원활한 리페어 기능을 수행할 수 있도록 하며, 수율 향상을 꾀할 수 있도록 한 퓨즈 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to change the process of the fuse to be manufactured through the fuse metal film deposition and the planarization thereof under the state where the fuse window is formed during the manufacturing of the semiconductor device, thereby preventing the overhang during the deposition of the protective film. The present invention provides a method of manufacturing a fuse to ensure a sufficient cross-sectional area of the beam touching the fuse, to allow the redundant cell to perform a smooth repair function, and to improve yield.
도 1은 종래 기술로서, 퓨즈가 구비된 반도체 소자의 평면 구조를 도시한 레이아웃도,1 is a prior art, a layout showing a planar structure of a semiconductor device with a fuse,
도 2a 내지 도 2d는 도 1의 A-A' 절단면 제조방법을 도시한 공정수순도,Figure 2a to 2d is a process flow diagram showing the A-A 'cutting surface manufacturing method of Figure 1,
도 3은 본 발명으로서, 퓨즈가 구비된 반도체 소자의 평면 구조를 도시한 레이아웃도,3 is a layout view showing a planar structure of a semiconductor device with a fuse according to the present invention;
도 4a 내지 도 4f는 도 3의 B-B' 절단면 제조방법을 도시한 공정수순도,Figures 4a to 4f is a process flow diagram showing a method for producing a cut surface B-B 'of FIG.
도 5는 도 3의 A-A' 절단면 구조를 도시한 단면도이다.5 is a cross-sectional view illustrating the AA ′ cutting surface structure of FIG. 3.
상기 목적을 달성하기 위하여 본 발명에서는, 임의개의 금속배선층이 구비된 절연기판 상에 장벽금속막을 형성한 후, 그 위에 최종 배선용 금속막을 형성하는 단계와; 상기 금속막 상에 산화막을 형성하는 단계와; 상기 기판 표면이 소정 부분 노출되도록 상기 산화막과 상기 금속막 및 상기 장벽금속막을 순차 식각하여 "장벽금속막/금속막/산화막" 적층 구조의 결과물을 형성하는 단계와; 상기 결과물의 상면 중앙부와 그 근방의 상기 기판 표면이 소정 부분 함께 오픈되도록, 상기 결과물을 포함한 상기 기판 상에 퓨즈 창 형성부를 한정하는 마스크 패턴을 형성하는 단계와; 상기 마스크 패턴에 의해 보호되지 못한 부분의 상기 산화막을 식각하고, 상기 마스크 패턴을 제거하는 단계와; 식각처리된 상기 산화막을 하드 마스크로 이용하여 상기 금속막과 상기 장벽금속막을 순차 식각하여 퓨즈 창을 형성하는 단계와; 상기 퓨즈 창 내부를 포함한 상기 산화막 상에 소정 두께의 퓨즈 금속막을 형성하는 단계와; 상기 산화막의 표면이 노출될 때까지 상기 퓨즈 금속막을 CMP처리하여 퓨즈 창 내에만 선택적으로 퓨즈 금속막을 남기는 단계; 및 상기 남겨진 퓨즈 금속막과 상기 산화막을 포함한 상기 기판 전면에 보호막을 형성하는 단계로 이루어진 퓨즈 제조방법이 제공된다.In order to achieve the above object, the present invention includes the steps of: forming a barrier metal film on an insulating substrate provided with any metal wiring layer, and then forming a final wiring metal film thereon; Forming an oxide film on the metal film; Sequentially etching the oxide film, the metal film and the barrier metal film to expose a portion of the substrate surface to form a result of a "barrier metal film / metal film / oxide film" stacked structure; Forming a mask pattern defining a fuse window forming portion on the substrate including the resultant portion such that a central portion of the upper surface of the resultant portion and the substrate surface in the vicinity thereof are opened together with a predetermined portion; Etching the oxide film in a portion not protected by the mask pattern, and removing the mask pattern; Forming a fuse window by sequentially etching the metal film and the barrier metal film using the etched oxide film as a hard mask; Forming a fuse metal film having a predetermined thickness on the oxide film including the inside of the fuse window; CMP-treating the fuse metal film until the surface of the oxide film is exposed to selectively leave the fuse metal film only in the fuse window; And forming a protective film on the entire surface of the substrate including the remaining fuse metal film and the oxide film.
상기와 같이 공정을 진행할 경우, 퓨즈 창이 형성된 상태하에서 퓨즈 금속막 증착 및 이의 평탄화 작업을 거쳐 퓨즈가 제조되므로, 소자 제조시 퓨즈 금속막의 양 측벽에 스페이서 형성이 이루어지지 않게 된다. 그 결과, 보호막 증착시 야기되던 오버행 발생을 막을 수 있게 되므로, 레이저 빔이 퓨즈에 닿는 단면적을 종래보다 넓게 확보할 수 있게 된다.When the process is performed as described above, since the fuse is manufactured through the deposition of the fuse metal film and the planarization thereof in the state where the fuse window is formed, spacers are not formed on both sidewalls of the fuse metal film during device fabrication. As a result, it is possible to prevent the occurrence of overhang caused by the deposition of the protective film, so that the cross-sectional area where the laser beam contacts the fuse can be secured wider than before.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3은 본 발명에서 제안된 퓨즈 금속막이 구비된 반도체 소자의 평면 구조를 도시한 레이아웃도를 보인 것이다.3 is a layout showing the planar structure of a semiconductor device with a fuse metal film proposed in the present invention.
도 3의 레이아웃도에 의하면, 본 발명에서 제안된 반도체 소자는 퓨즈 창(W)을 통해 오픈되어진 퓨즈용 금속막(110a)이 이와 접하도록 형성된 Al 금속막(104)을 사이에 두고 최 상층부의 금속배선(최종 금속배선)과 일체로 연결되어진 채로 절연기판(100) 상에 형성되도록 구성되어 있음을 알 수 있다. 여기서, 상기 절연기판(100)은 임의개의 금속배선층(제 1 금속배선에서부터 최종 금속배선 바로 이전까지의 금속배선을 총망라해서 칭함)이 구비되어 있는 반도체 기판을 일컫는다.According to the layout of FIG. 3, the semiconductor device proposed in the present invention includes an uppermost layer portion having an Al metal film 104 formed therebetween so that the fuse metal film 110a opened through the fuse window W may be in contact therewith. It can be seen that it is configured to be formed on the insulating substrate 100 while being integrally connected with the metal wiring (final metal wiring). Here, the insulating substrate 100 refers to a semiconductor substrate provided with an arbitrary metal wiring layer (total metal wiring from the first metal wiring to just before the final metal wiring).
따라서, 상기 구조의 퓨즈는 도 4a 내지 도 4f에 제시된 공정수순도에서 알 수 있듯이 다음의 제 6 단계 공정을 거쳐 제조된다. 여기서, 도 4a 내지 도 4f는 도 3의 B-B' 절단면 제조방법을 도시한 공정수순도를 나타낸다.Therefore, the fuse having the above structure is manufactured through the following sixth step process as can be seen from the process flow chart shown in FIGS. 4A to 4F. 4A to 4F show a process flowchart showing the method of manufacturing the cut line BB ′ of FIG. 3.
제 1 단계로서, 도 4a에 도시된 바와 같이 임의개의 금속배선층이 구비된 절연기판(100) 상에 금속막과 산화막 간의 접착 특성을 향상시키기 위하여 Ti 재질의 장벽금속막(102)을 형성한 후, 그 위에 Al 재질의 최종 금속막(104)을 형성하고, 상기 금속막(104) 상에 하드 마스크(hard mask)로 사용되어질 PE-TEOS 재질의 산화막(106)을 형성한다. 이어, 상기 기판(100) 표면이 소정 부분 노출되도록 산화막(106)과 최종 금속막(104) 및 장벽금속막(102)을 순차 식각하여 "장벽금속막(102)/최종 금속막(104)/산화막(106)" 적층 구조의 결과물을 형성한다. 이때, 상기 결과물은 도 3의 레이아웃도에서 알 수 있듯이 절연기판(100) 상에서 횡방향으로 길게 연장된 구조를 가지도록 형성된다. 그후, 상기 결과물의 상면 중앙부와 그 근방의 절연기판(100) 표면이 소정 부분 함께 오픈되도록, 상기 결과물을 포함한 기판(100) 상에 퓨즈 창 형성부(도 3의 W로 표시된 부분)를 한정하는 마스크 패턴(108)을 형성한다.As a first step, as shown in FIG. 4A, after forming the barrier metal film 102 made of Ti in order to improve the adhesion property between the metal film and the oxide film on the insulating substrate 100 provided with any metal wiring layer, A final metal film 104 made of Al is formed thereon, and an oxide film 106 made of PE-TEOS material to be used as a hard mask is formed on the metal film 104. Subsequently, the oxide film 106, the final metal film 104, and the barrier metal film 102 are sequentially etched to expose a predetermined portion of the surface of the substrate 100, such as the “barrier metal film 102 / the final metal film 104 /. The result of the oxide film 106 " lamination structure is formed. At this time, the result is formed to have a structure extending in the transverse direction on the insulating substrate 100 as can be seen in the layout diagram of FIG. Thereafter, a fuse window forming portion (a portion indicated by W in FIG. 3) is defined on the substrate 100 including the resultant, so that the center of the upper surface of the resultant surface and the surface of the insulating substrate 100 near the resultant part are opened together. The mask pattern 108 is formed.
제 2 단계로서, 도 4b에 도시된 바와 같이 마스크 패턴(108)에 의해 보호되지 못한 부분의 산화막(106)을 식각한 다음, 상기 마스크 패턴(108)을 제거한다.As a second step, as shown in FIG. 4B, the oxide layer 106 of the portion not protected by the mask pattern 108 is etched, and then the mask pattern 108 is removed.
제 3 단계로서, 도 4c에 도시된 바와 같이 식각처리된 상기 산화막(106)을 하드 마스크로 이용하여 그 하단에 놓여진 최종 금속막(104)과 장벽금속막(102)을 순차 식각하여 퓨즈 창(W)을 형성한다.As a third step, using the etched oxide film 106 as a hard mask as shown in FIG. 4C, the final metal film 104 and the barrier metal film 102 placed at the bottom thereof are sequentially etched to form a fuse window ( Form W).
제 4 단계로서, 도 4d에 도시된 바와 같이 상기 퓨즈 창(W) 내부를 포함한 산화막(106) 상에 소정 두께의 퓨즈 금속막(110)을 형성한다. 상기 퓨즈 금속막(110)으로는 주로, TiN, W, Ti, Cr, Mo, Al 등의 금속막이 사용되며, 50Å 이상의 두께로 형성하는 것이 바람직하다.As a fourth step, as shown in FIG. 4D, a fuse metal film 110 having a predetermined thickness is formed on the oxide film 106 including the inside of the fuse window W. Referring to FIG. As the fuse metal film 110, a metal film such as TiN, W, Ti, Cr, Mo, Al, or the like is mainly used, and it is preferable that the fuse metal film 110 is formed to have a thickness of 50 GPa or more.
제 5 단계로서, 도 4e에 도시된 바와 같이 상기 산화막(106)의 표면이 노출될 때까지 상기 퓨즈 금속막(110)을 CMP처리하여 퓨즈 창(W) 내에만 선택적으로 퓨즈 금속막을 남긴다. 이 남겨진 금속막(110a)이 바로 퓨즈로 사용되는 부분이다.As a fifth step, as shown in FIG. 4E, the fuse metal film 110 is subjected to CMP treatment until the surface of the oxide film 106 is exposed to selectively leave only the fuse metal film in the fuse window W. FIG. The remaining metal film 110a is a portion used as a fuse.
제 6 단계로서, 도 4f에 도시된 바와 같이 상기 남겨진 퓨즈 금속막(110a)과 상기 산화막(106)을 포함한 기판(100) 전면에 보호막(112)을 1000Å 이상의 두께로 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 상기 보호막(112)으로는 PE-OXIDE, PE-TEOS의 단층 구조나 이들이 조합된 적층 구조 혹은 PE-TEOS/SiN, PE-TEOS/Polyimide 등의 적층 구조가 사용된다.As a sixth step, as shown in FIG. 4F, the protective film 112 is formed on the entire surface of the substrate 100 including the remaining fuse metal film 110a and the oxide film 106 to have a thickness of 1000 GPa or more. To complete. In this case, the protective layer 112 may be a single layer structure of PE-OXIDE, PE-TEOS, a laminated structure in which they are combined, or a laminated structure of PE-TEOS / SiN, PE-TEOS / Polyimide, or the like.
이와 같이 공정을 진행할 경우, 퓨즈 창(W)이 형성된 상태하에서 퓨즈 금속막의 증착 및 이의 평탄화 작업을 거쳐 퓨즈가 제조되므로, 소자 제조시 퓨즈 금속막의 양 측벽에 스페이서 형성이 이루어지지 않게 된다. 그 결과, 종래 보호막 증착시 야기되던 오버행 발생을 막을 수 있게 되므로, 레이저 빔이 퓨즈에 닿는 단면적을 종래보다 넓게 확보할 수 있게 된다.In this case, since the fuse is manufactured through the deposition of the fuse metal film and the planarization thereof under the state in which the fuse window W is formed, spacers are not formed on both sidewalls of the fuse metal film during device fabrication. As a result, it is possible to prevent the overhang caused by the conventional deposition of the protective film, thereby ensuring a wider cross-sectional area that the laser beam contacts the fuse than before.
도 5에는 이를 확인하기 위하여 본 공정 수순에 의거하여 퓨즈를 제조한 경우에 있어서의 도 3의 A-A' 절단면 구조를 도시한 단면도를 제시해 놓았다. 도 5에 의하면, 도 2d에 제시된 종래의 경우에 비해 레이저 빔이 퓨즈에 닿는 단면적을 충분히 크게 확보할 수 있음을 알 수 있다.FIG. 5 is a cross-sectional view illustrating the cutaway structure of A-A 'of FIG. 3 in the case of manufacturing a fuse based on this process procedure to confirm this. According to FIG. 5, it can be seen that the cross-sectional area of the laser beam reaching the fuse is sufficiently large as compared with the conventional case shown in FIG. 2D.
따라서, 이 경우에는 레이저 빔을 이용하여 퓨즈를 끊고자 할 때 충분한 에너지 전달이 가능하게 되므로, 퓨즈가 끊기지 않는 형태의 불량 발생은 야기되지 않게 된다. 즉, 용장형 셀이 리페어 기능을 원활하게 수행할 수 있게 되는 것이다.Therefore, in this case, when the fuse is to be blown off by using the laser beam, sufficient energy can be transferred, so that a failure in which the fuse is not blown is not caused. That is, the redundant cell can perform a repair function smoothly.
그러므로, 본 실시예에서 제안된 공정을 적용하여 퓨즈를 형성하게 되면 용장형 셀이 리페어 기능을 원할하게 수행하지 못함으로 인해 야기되던 수율 저하를 막을 수 있게 될 뿐 아니라 레이저 빔이 퓨즈에 닿는 단면적 또한 크게 확보할 수 있게 되므로 차세대 공정인 0.18㎛급이나 0.13㎛급 디자인 룰을 갖는 소자 제조시에도 상기 공정을 그대로 적용할 수 있다는 잇점을 얻을 수 있게 된다.Therefore, if the fuse is formed by applying the process proposed in this embodiment, not only can the yield reduction caused by the redundant cell failing to perform the repair function smoothly, but also the cross-sectional area of the laser beam that hits the fuse. Since it can be secured largely, it is possible to obtain the advantage that the above process can be applied as it is even when manufacturing a device having a design rule of 0.18 μm or 0.13 μm, which is a next-generation process.
한편 본 발명의 일 변형예로서, 상기 공정은 퓨즈 창 형성부를 한정하는 마스크 패턴(108)을 이용하여 산화막(106)을 식각한 후에 곧바로 마스크 패턴(108)을 제거하지 않고, 최종 금속막(104)과 장벽금속막(102)까지 한꺼번에 식각한 이후에 마스크 패턴(108)을 제거해 주는 방식으로 공정을 진행해 주어도 무방하다.Meanwhile, as a modification of the present invention, the process does not remove the mask pattern 108 immediately after etching the oxide film 106 using the mask pattern 108 defining the fuse window forming portion, and the final metal film 104 is removed. ) And the barrier metal film 102 may be etched all at once, and then the process may be performed by removing the mask pattern 108.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자 제조시 퓨즈 창이 형성된 상태하에서 퓨즈 금속막 증착 및 이의 평탄화 작업을 거쳐 퓨즈 제조가 이루어지도록 공정 진행을 변경해 주므로써, 보호막 증착시 오버행이 발생되는 것을 막을 수 있게 되므로 레이저 빔이 퓨즈에 닿는 단면적을 늘릴 수 있게 되어 용장형 셀이 원활한 리페어 기능을 수행할 수 있게 되고, 제품의 수율 향상을 꾀할 수 있게 된다.As described above, according to the present invention, the process progress is changed so that the fuse is manufactured through the deposition of the fuse metal film and the planarization thereof while the fuse window is formed when the semiconductor device is manufactured, thereby preventing the overhang during the deposition of the protective film. This allows the laser beam to increase the cross-sectional area of contact with the fuse, enabling the redundant cells to perform a smooth repair function and improve product yield.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990034295A KR20010018363A (en) | 1999-08-19 | 1999-08-19 | method for fabricating fuse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990034295A KR20010018363A (en) | 1999-08-19 | 1999-08-19 | method for fabricating fuse |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010018363A true KR20010018363A (en) | 2001-03-05 |
Family
ID=19607796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990034295A KR20010018363A (en) | 1999-08-19 | 1999-08-19 | method for fabricating fuse |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010018363A (en) |
-
1999
- 1999-08-19 KR KR1019990034295A patent/KR20010018363A/en not_active Application Discontinuation
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