KR20050106859A - Method for manufacturing semicodnuctor device including cylinder type capacitor - Google Patents
Method for manufacturing semicodnuctor device including cylinder type capacitor Download PDFInfo
- Publication number
- KR20050106859A KR20050106859A KR1020040031917A KR20040031917A KR20050106859A KR 20050106859 A KR20050106859 A KR 20050106859A KR 1020040031917 A KR1020040031917 A KR 1020040031917A KR 20040031917 A KR20040031917 A KR 20040031917A KR 20050106859 A KR20050106859 A KR 20050106859A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- cell region
- insulating layer
- manufacturing
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000003990 capacitor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 238000005498 polishing Methods 0.000 claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 abstract description 66
- 229910052751 metal Inorganic materials 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 10
- 239000011229 interlayer Substances 0.000 abstract description 7
- 238000003860 storage Methods 0.000 description 24
- 230000004888 barrier function Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 캐패시터 공정후 금속배선공정전에 진행하는 층간절연막의 평탄화 공정시에 뿔 형태의 층간절연막이 부러지거나 뜯겨져 나가는 현상을 방지할 수 있는 실린더형 캐패시터를 포함하는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판의 상기 셀영역 상부에 실린더형 캐패시터를 형성하는 단계, 상기 캐패시터를 포함한 전면에 절연막을 형성하는 단계, 상기 셀영역 상부의 절연막을 일부 제거하여 상기 셀영역과 주변영역의 경계부분에 상기 절연막의 뿔을 형성하는 단계, 상기 절연막의 뿔을 포함한 전면에 희생막을 형성하는 단계, 및 상기 절연막에 대한 화학적기계적연마를 진행하여 상기 절연막의 뿔을 제거하는 단계를 포함한다. The present invention provides a method for manufacturing a semiconductor device comprising a cylindrical capacitor that can prevent the horn-shaped interlayer insulating film from being broken or torn off during the planarization of the interlayer insulating film performed after the capacitor process and before the metal wiring process. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a cylindrical capacitor on the cell region of a semiconductor substrate in which a cell region and a peripheral region are defined, forming an insulating film on the entire surface including the capacitor, and the cell Removing a portion of the insulating layer over the region to form a horn of the insulating layer at a boundary between the cell region and a peripheral region, forming a sacrificial layer on the entire surface including the horn of the insulating layer, and chemical mechanical polishing of the insulating layer. Proceeding to remove the horns of the insulating film.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 실린더형 캐패시터를 포함하는 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a semiconductor device including a cylindrical capacitor.
반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25fF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2 O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 스토리지노드를 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하여 스토리지노드의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 금속막으로 형성하는 방법 등이 제안되었다.As the minimum line width of semiconductor devices decreases and the degree of integration increases, the area in which capacitors are formed is gradually narrowing. Even if the area where the capacitor is formed is narrowed, the capacitor in the cell must secure a capacitance of at least about 25 fF required per cell. In order to form a capacitor having a high capacitance on such a small area, a high dielectric constant such as Ta 2 O 5 , Al 2 O 3, or HfO 2 is substituted for the silicon oxide film (ε = 3.8) and the nitride film (ε = 7). A method of using a material having a dielectric layer as a dielectric film, a method of increasing the effective surface area of the storage node by 1.7 to 2 times by three-dimensionally storing the storage node into a cylinder type, a concave type, or the like. A method of forming a film and the like have been proposed.
도 1a 내지 도 1f는 종래기술에 따른 실린더형 캐패시터를 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device including a cylindrical capacitor according to the prior art.
도 1a에 도시된 바와 같이, 워드라인과 트랜지스터가 형성된 반도체기판(11) 상부에 제1절연막(12)을 형성한 후, 제1절연막(12)을 식각하여 반도체 기판(11)의 일부를 노출시키는 콘택홀을 형성하고, 이 콘택홀에 폴리실리콘을 매립시켜 스토리지노드콘택플러그(13)를 형성한다. 이때, 제1절연막(12) 아래에는 비트라인이 형성될 수 있다.As shown in FIG. 1A, after forming the first insulating layer 12 on the semiconductor substrate 11 on which the word line and the transistor are formed, the first insulating layer 12 is etched to expose a portion of the semiconductor substrate 11. And a storage node contact plug 13 by embedding polysilicon in the contact hole. In this case, a bit line may be formed under the first insulating layer 12.
다음으로, 스토리지노드콘택플러그(13) 및 제1절연막(12) 상에 식각배리어막(14)과 제2절연막(15)을 적층한다. 이때, 식각배리어막(14)은 실리콘질화막으로 형성하고, 제2절연막(15)은 스토리지노드산화막(Storage node oxide)으로 알려진 것으로 PETEOS와 같은 산화막으로 형성한다.Next, the etching barrier layer 14 and the second insulating layer 15 are stacked on the storage node contact plug 13 and the first insulating layer 12. In this case, the etching barrier layer 14 is formed of a silicon nitride layer, and the second insulating layer 15 is known as a storage node oxide, and is formed of an oxide layer such as PETEOS.
이어서, 제2절연막(15)과 식각배리어막(14)을 연속해서 식각하여 캐패시터의 하부전극이 형성될 스토리지노드홀(Storage node hole, 16)을 형성한다.Subsequently, the second insulating layer 15 and the etching barrier layer 14 are successively etched to form a storage node hole 16 in which the lower electrode of the capacitor is to be formed.
다음으로, 스토리지노드홀(16)의 내부에만 실린더 형태의 스토리지노드(17)를 형성한다. 이때, 스토리지노드(17)는 불순물이 도핑된 폴리실리콘 또는 금속막으로 형성한다.Next, a cylindrical storage node 17 is formed only inside the storage node hole 16. In this case, the storage node 17 is formed of polysilicon or a metal film doped with impurities.
도 1b에 도시된 바와 같이, 제2절연막(15)을 습식딥아웃(Wet dip-out)을 통해 제거한다. 위와 같은 습식딥아웃후에 실린더 형태의 스토리지노드(17)는 내벽 및 외벽이 모두 노출된다.As shown in FIG. 1B, the second insulating layer 15 is removed through a wet dip-out. After the wet deep out as described above, the cylinder-type storage node 17 exposes both the inner wall and the outer wall.
다음으로, 제2절연막(15) 제거후에 드러난 실린더형 스토리지노드(17) 상에 유전막(18)과 플레이트(19)용 도전막을 차례로 형성한 후, 플레이트마스크(20)를 식각마스크로 플레이트(19)용 도전막과 유전막(18)을 식각하여 유전막(18)과 플레이트(19)가 셀영역에만 형성되도록 한다. Next, after the dielectric film 18 and the conductive film for the plate 19 are sequentially formed on the cylindrical storage node 17 exposed after the removal of the second insulating film 15, the plate mask 20 is etched into the plate 19. ) And the dielectric film 18 is etched so that the dielectric film 18 and the plate 19 are formed only in the cell region.
도 1c에 도시된 바와 같이, 플레이트마스크(20)를 제거한 후에 플레이트(19)를 포함한 전면에 제3절연막(21)을 형성한다. 이때, 셀영역과 주변영역은 캐패시터 구조에 의해 단차가 발생하므로, 제3절연막(21) 형성후에 셀영역과 주변영역은 소정의 단차가 존재한다. 이러한 단차는 후속 금속배선 공정을 위한 패터닝 공정의 마진을 저하시키므로 반드시 제거되어야 한다.As shown in FIG. 1C, after the plate mask 20 is removed, the third insulating layer 21 is formed on the entire surface including the plate 19. At this time, the cell region and the peripheral region have a step difference due to the capacitor structure. Thus, after the third insulating film 21 is formed, the cell region and the peripheral region have a predetermined step. These steps must be removed because they reduce the margin of the patterning process for subsequent metallization processes.
상기한 단차를 제거해주기 위해 도 1d에 도시된 바와 같이, 셀영역오픈마스크층(22)을 형성한 후, 셀영역오픈마스크층(22)을 식각마스크로 셀영역의 제3절연막(21)을 식각한다. 이상의 공정을 CTR(Cell Topology Reduction) 공정이라고 한다.As shown in FIG. 1D, the cell region open mask layer 22 is formed to remove the step, and then the third insulating layer 21 of the cell region is formed using the cell region open mask layer 22 as an etch mask. Etch it. The above process is called CTR (Cell Topology Reduction) process.
도 1e에 도시된 바와 같이, 셀영역오픈마스크층(22)을 제거한다. 이때, 셀영역과 주변영역의 경계부분에는 제3절연막의 뿔(Horn, 21a)이 돌출되어 잔류한다. 여기서, 제3절연막의 뿔(21a)은 셀영역 상부의 제3절연막(21)을 건식식각과 습식식각 또는 건식식각에 의해서 일부 캐패시터 높이만큼 제거하여 형성된 것으로, 셀영역의 경계부분을 둘러싼 형태로 형성된다.As shown in FIG. 1E, the cell region open mask layer 22 is removed. At this time, the horn 21a of the third insulating layer protrudes and remains at the boundary between the cell region and the peripheral region. Here, the horn 21a of the third insulating layer is formed by removing a portion of the third insulating layer 21 on the upper part of the cell region by the dry etching, the wet etching, or the dry etching as much as the capacitor height, and surrounds the boundary of the cell region. Is formed.
도 1f에 도시된 바와 같이, 돌출된 제3절연막의 뿔(21a)을 제거하기 위해 CMP 공정을 이용한 평탄화 공정을 진행한다. As shown in FIG. 1F, a planarization process using a CMP process is performed to remove the horns 21a of the protruding third insulating layer.
도 2는 종래기술에 따른 제3절연막의 뿔을 도시한 SEM 사진이고, 도 3은 종래기술에 따른 제3절연막의 뿔이 아래부분까지 통채로 부러져 나간 상태를 나타낸 SEM 사진이다.FIG. 2 is a SEM photograph showing a horn of a third insulating film according to the prior art, and FIG. 3 is a SEM photograph showing a state where the horn of a third insulating film according to the prior art is broken to the bottom.
도 2에 도시된 바와 같이, 셀영역과 주변영역의 경계부분에 제3절연막의 뿔(21a)이 잔류함을 알 수 있고, 도 3에 도시된 바와 같이, CMP 공정시에 제3절연막의 뿔이 아래부분까지 통채로 부러져 나간 것('x' 참조)을 알 수 있다.As shown in FIG. 2, it can be seen that the horn 21a of the third insulating film remains at the boundary between the cell region and the peripheral region. As shown in FIG. 3, the horn of the third insulating film is formed during the CMP process. You can see that it's broken all the way down (see 'x').
상기한 종래기술은 금속배선공정의 패터닝을 용이하게 진행하기 위해 제3절연막의 뿔(21a)을 CMP를 통해 평탄화하고 있다.In the above-described prior art, the horn 21a of the third insulating film is planarized through CMP to facilitate the patterning of the metallization process.
그러나, 종래기술은 제3절연막의 뿔(21a)을 제거하기 위한 CMP 공정시에 이 뿔이 부러져서 스크래치(scratch) 등의 결함을 유발하는 문제가 있고, 또한 뿔을 포함한 제3절연막의 아래부분까지 통채로 뜯겨져 나가 평탄화가 제대로 진행되지 않는 문제가 있다.However, the prior art has a problem that the horn is broken during the CMP process for removing the horn 21a of the third insulating film, causing defects such as scratches, and also to the lower portion of the third insulating film including the horn. There is a problem that flattening does not proceed properly due to the tearing.
결국, 종래기술은 제3절연막의 뿔(21a)이 부러지거나 뜯어져 나가 국부적인 단차를 초래하게 되어 후속 금속배선 공정의 패터닝공정을 어렵게 한다.As a result, the prior art breaks or tears off the horns 21a of the third insulating film, resulting in local stepping, making it difficult to pattern the subsequent metallization process.
이와 같이 제3절연막의 뿔이 부러지거나 뜯겨져 나가는 현상은 뿔의 단차가 높이에 비해 아래부분의 디멘젼(dimension)이 너무 작아서 발생하는 것이다. 이를 해결하기 위해 아래부분의 디멘젼을 크게 하면 CMP 공정시 뿔을 완전히 제거하기 어려워 셀영역과 주변영역간 단차를 제거하지 못한다. As such, the horns of the third insulating layer are broken or torn off due to the dimension of the lower part being too small for the height of the horns. To solve this problem, if the dimension of the lower part is enlarged, it is difficult to completely remove the horns during the CMP process, and thus the step between the cell region and the peripheral region cannot be removed.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터 공정후 금속배선공정전에 진행하는 층간절연막의 평탄화 공정시에 뿔 형태의 층간절연막이 부러지거나 뜯겨져 나가는 현상을 방지할 수 있는 실린더형 캐패시터를 포함하는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and it is possible to prevent a phenomenon in which the horn-shaped interlayer insulating film is broken or torn off during the planarization of the interlayer insulating film performed after the capacitor process and before the metal wiring process. It is an object of the present invention to provide a method for manufacturing a semiconductor device including a cylindrical capacitor.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판의 상기 셀영역 상부에 실린더형 캐패시터를 형성하는 단계, 상기 캐패시터를 포함한 전면에 절연막을 형성하는 단계, 상기 셀영역 상부의 절연막을 일부 제거하여 상기 셀영역과 주변영역의 경계부분에 상기 절연막의 뿔을 형성하는 단계, 상기 절연막의 뿔을 포함한 전면에 희생막을 형성하는 단계, 및 상기 절연막에 대한 화학적기계적연마를 진행하여 상기 절연막의 뿔을 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 희생막은 상기 화학적기계적연마시 연마속도가 빠른 물질이면서 상기 절연막에 비해서는 연마속도가 느린 물질로 형성하는 것을 특징으로 하며, 상기 절연막은 PETEOS, USG 또는 PSG로 형성하고, 상기 희생막은 BPSG 또는 SOG로 형성하는 것을 특징으로 한다. The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a cylindrical capacitor on top of the cell region of the semiconductor substrate in which a cell region and a peripheral region are defined, and forming an insulating film on the front surface including the capacitor. Forming a horn of the insulating film at a boundary between the cell region and a peripheral region by removing a portion of the insulating film over the cell region, forming a sacrificial film on the entire surface including the horn of the insulating film, and chemically And removing the horns of the insulating film by performing mechanical polishing, wherein the sacrificial film is formed of a material having a high polishing rate during the chemical mechanical polishing and a material having a slow polishing rate compared to the insulating film. The insulating film is formed of PETEOS, USG or PSG, and the sacrificial film is BPSG or SOG Characterized in that formed.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 4a 내지 도 4g는 본 발명의 실시예에 따른 실린더형 캐패시터를 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도이다.4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device including a cylindrical capacitor according to an embodiment of the present invention.
도 4a에 도시된 바와 같이, 워드라인과 트랜지스터가 형성된 반도체기판(31) 상부에 제1절연막(32)을 형성한 후, 제1절연막(32)을 식각하여 반도체 기판(31)의 일부를 노출시키는 콘택홀을 형성하고, 이 콘택홀에 폴리실리콘을 매립시켜 스토리지노드콘택플러그(33)를 형성한다. 이때, 제1절연막(32) 아래에는 비트라인이 형성될 수 있고, 스토리지노드콘택플러그(33)가 접하는 반도체기판(31)은 트랜지스터의 소스/드레인과 같은 불순물접합, 도우프드 폴리실리콘, 에피택셜방법으로 성장시킨 실리콘일 수 있다. 따라서, 제1절연막(32)은 다층 구조의 층간절연막이다.As shown in FIG. 4A, after the first insulating layer 32 is formed on the semiconductor substrate 31 on which the word line and the transistor are formed, the first insulating layer 32 is etched to expose a portion of the semiconductor substrate 31. And a storage node contact plug 33 by embedding polysilicon in the contact hole. In this case, a bit line may be formed under the first insulating layer 32, and the semiconductor substrate 31 contacting the storage node contact plug 33 may have an impurity junction such as a source / drain of a transistor, doped polysilicon, or epitaxial layer. It may be silicon grown by the method. Therefore, the first insulating film 32 is an interlayer insulating film of a multilayer structure.
그리고, 스토리지노드콘택플러그(33)가 접하는 하부전극이 금속막인 경우에는 스토리지노드콘택플러그(33) 상부에 오믹콘택을 형성해주기 위한 실리사이드층과 배리어메탈(barrer metal)이 필요하다. 이때, 실리사이드층 및 배리어메탈의 제조 방법은 먼저, 스토리지노드콘택플러그(33)를 콘택홀에 부분 매립시키고, 전면에 티타늄을 증착한 후 열처리하여 형성한 티타늄실리사이드층을 형성한 후 미반응 티타늄을 제거한다. 그리고 나서, 티타늄실리사이드층 상에 배리어메탈로 티타늄나이트라이드(TiN)를 증착한 후, 티타늄나이트라이드를 화학적기계적연마(CMP)를 통해 제거하여 콘택홀을 완전히 매립시키는 형태로 잔류시킨다.In addition, when the lower electrode contacting the storage node contact plug 33 is a metal film, a silicide layer and a barrier metal for forming an ohmic contact on the storage node contact plug 33 are required. In this case, in the method of manufacturing the silicide layer and the barrier metal, first, the storage node contact plug 33 is partially embedded in the contact hole, titanium is deposited on the entire surface, and a titanium silicide layer formed by heat treatment is formed. Remove Then, after depositing titanium nitride (TiN) with a barrier metal on the titanium silicide layer, the titanium nitride is removed through chemical mechanical polishing (CMP) to leave the contact holes completely embedded.
다음으로, 스토리지노드콘택플러그(33)를 포함한 제1절연막(32) 상에 식각배리어막(34)으로서 실리콘질화막(Si3N4)를 증착한 후, 실리콘질화막 상에 제2절연막(35)을 증착한다. 이때, 제2절연막(35)은 스토리지노드산화막으로 알려져 있으며, 제2절연막(35)은 화학기상증착법(CVD)을 이용하여 증착한 산화막, 예를 들면 TEOS, USG, PSG, BPSG 또는 HDP를 이용하거나 SOG(Spin On Glass)를 이용한다.Next, a silicon nitride film (Si 3 N 4 ) is deposited on the first insulating film 32 including the storage node contact plug 33 as an etching barrier film 34, and then the second insulating film 35 is deposited on the silicon nitride film. Deposit. In this case, the second insulating layer 35 is known as a storage node oxide layer, and the second insulating layer 35 is formed using an oxide layer deposited using chemical vapor deposition (CVD), for example, TEOS, USG, PSG, BPSG, or HDP. Or use spin on glass (SOG).
다음에, 마스크 및 제2절연막(35)과 식각배리어막(34)의 식각 공정을 진행하여 하부전극이 형성될 스토리지노드홀(36)을 형성한다. Next, the etching process of the mask, the second insulating layer 35 and the etching barrier layer 34 is performed to form the storage node hole 36 in which the lower electrode is to be formed.
다음으로, 스토리지노드홀(36)의 내부에만 실린더 형태의 하부전극(37)을 형성하는 하부전극 분리(Bottom electrode isolation) 공정을 진행한다. 이때, 하부전극(37)은 불순물이 도핑된 폴리실리콘 또는 금속막을 형성한 후, 제2절연막(35) 상부의 폴리실리콘 또는 금속막을 화학적기계적연마 또는 에치백으로 제거하여 형성한다. 여기서, 폴리실리콘 또는 금속막을 제거할 때 연마재나 식각된 입자 등의 불순물이 실린더 형태의 하부전극(37) 내부에 부착되는 등의 우려가 있으므로, 단차피복성이 좋은 예컨대, 감광막으로 실린더 내부를 모두 채운 후에, 제2절연막(35)이 노출될 때까지 연마 또는 에치백을 수행하고, 실린더 내부의 감광막을 애싱(ashing)하여 제거하는 것이 좋다. Next, a bottom electrode isolation process of forming a cylindrical lower electrode 37 only in the storage node hole 36 is performed. In this case, the lower electrode 37 is formed by forming a polysilicon or metal film doped with impurities, and then removing the polysilicon or metal film on the second insulating layer 35 by chemical mechanical polishing or etch back. Here, when removing the polysilicon or metal film, impurities such as abrasives or etched particles may adhere to the inside of the lower electrode 37 in the form of a cylinder. After filling, it is preferable to perform polishing or etch back until the second insulating film 35 is exposed, and ashing and removing the photosensitive film inside the cylinder.
도 4b에 도시된 바와 같이, 제2절연막(35)을 습식딥아웃(Wet dip-out)을 통해 제거한다. 위와 같은 습식딥아웃후에 실린더 형태의 스토리지노드(37)는 내벽 및 외벽이 모두 노출된다.As shown in FIG. 4B, the second insulating layer 35 is removed through a wet dip-out. After the wet deep-out as described above, the cylindrical storage node 37 is exposed to both the inner wall and the outer wall.
다음으로, 제2절연막(35) 제거후에 드러난 실린더형 스토리지노드(37) 상에 유전막(38)과 플레이트(39)용 도전막을 차례로 형성한 후, 플레이트마스크(40)를 식각마스크로 플레이트(39)용 도전막과 유전막(38)을 식각하여 유전막(38)과 플레이트(39)가 셀영역에만 형성되도록 한다.Next, after the dielectric film 38 and the conductive film for the plate 39 are sequentially formed on the cylindrical storage node 37 exposed after the removal of the second insulating layer 35, the plate mask 40 is formed as an etching mask. ) And the dielectric film 38 is etched so that the dielectric film 38 and the plate 39 are formed only in the cell region.
도 4c에 도시된 바와 같이, 플레이트마스크(40)를 제거한 후에 플레이트(39)를 포함한 전면에 제3절연막(41)을 형성한다. 이때, 제3절연막(41)은 PETEOS, USG, 또는 PSG로 형성하며, 그 두께는 캐패시터의 높이보다 3000Å∼11000Å 높게 형성한다. As shown in FIG. 4C, after the plate mask 40 is removed, the third insulating layer 41 is formed on the entire surface including the plate 39. At this time, the third insulating film 41 is formed of PETEOS, USG, or PSG, and the thickness thereof is formed to be 3000 m to 11000 m higher than the height of the capacitor.
위와 같이 제3절연막(41)을 형성한 후에 셀영역과 주변영역은 캐패시터 구조에 의해 단차가 발생하므로, 제3절연막(41) 형성후에 셀영역과 주변영역은 소정의 단차가 존재한다. 이러한 단차는 후속 금속배선 공정을 위한 패터닝 공정의 마진을 저하시키므로 반드시 제거되어야 한다.After the third insulating layer 41 is formed as described above, the cell region and the peripheral region have a step difference due to the capacitor structure. Thus, after the third insulating layer 41 is formed, the cell region and the peripheral region have a predetermined step. These steps must be removed because they reduce the margin of the patterning process for subsequent metallization processes.
상기한 단차를 제거해주기 위해 도 4d에 도시된 바와 같이, 셀영역오픈마스크층(42)을 형성한 후, 셀영역오픈마스크층(42)을 식각마스크로 셀영역의 제3절연막(41)을 식각한다. 이상의 공정을 CTR(Cell Topology Reduction) 공정이라고 한다.As shown in FIG. 4D, the cell region open mask layer 42 is formed to remove the step, and then the third insulating layer 41 of the cell region is formed using the cell region open mask layer 42 as an etch mask. Etch it. The above process is called CTR (Cell Topology Reduction) process.
여기서, 제3절연막(41)의 식각은 건식식각과 습식식각을 병행하거나 또는 건식식각 또는 습식식각을 단독으로 진행하여 셀영역의 제3절연막(41)을 일부분 캐패시터 높이만큼 제거한다.Here, the etching of the third insulating layer 41 may be performed by dry etching and wet etching, or by dry etching or wet etching alone to remove the third insulating layer 41 of the cell region by the capacitor height.
상기한 제3절연막(41) 식각시에는 제3절연막(41)이 캐패시터 위로 3000Å 두께로 잔류하도록 식각한다.When the third insulating layer 41 is etched, the third insulating layer 41 is etched so as to remain 3000 mm thick over the capacitor.
도 4e에 도시된 바와 같이, 셀영역오픈마스크층(42)을 제거한다. 이때, 셀영역과 주변영역의 경계부분에는 제3절연막의 뿔(41a)이 돌출되어 잔류한다.As shown in FIG. 4E, the cell region open mask layer 42 is removed. At this time, the horn 41a of the third insulating film protrudes and remains at the boundary between the cell region and the peripheral region.
상기한 제3절연막의 뿔(41a)은 셀영역의 가장자리에 테두리 형태로 잔류하는 것으로, 이로 인해 셀영역과 주변영역간에 단차가 존재하는 것이다. The horn 41a of the third insulating layer is left at the edge of the cell region in the form of a border, which causes a step between the cell region and the peripheral region.
도 4f에 도시된 바와 같이, 돌출된 제3절연막의 뿔(41a)을 포함한 전면에 희생막(43)을 형성한다.As shown in FIG. 4F, a sacrificial layer 43 is formed on the entire surface including the horn 41a of the protruding third insulating layer.
이때, 희생막(43)은 연마속도가 빠른 물질이면서 제3절연막(41)에 비해서는 연마속도가 느린 물질로 형성하는데, 예를 들면, BPSG 또는 SOG로 형성한다. BPSG 또는 SOG는 제3절연막(41)으로 사용된 PETEOS, USG 또는 PSG에 비해 연마속도가 느린 것으로 알려져 있다.In this case, the sacrificial film 43 is formed of a material having a high polishing rate and a material having a slow polishing rate compared to the third insulating layer 41, for example, BPSG or SOG. BPSG or SOG is known to have a slower polishing rate than PETEOS, USG or PSG used as the third insulating film 41.
상기한 희생막(43)은 1000Å∼5000Å 두께로 형성하여, 제3절연막의 뿔(41a) 아래부분의 디멘젼을 보강해준다.The sacrificial film 43 is formed to have a thickness of 1000 kPa to 5000 kPa to reinforce the dimension under the horn 41a of the third insulating film.
도 4g에 도시된 바와 같이, 돌출된 제3절연막의 뿔(41a)을 제거하기 위해 제3절연막(41)의 CMP 공정을 진행한다. As shown in FIG. 4G, the CMP process of the third insulating layer 41 is performed to remove the horns 41a of the protruding third insulating layer.
이때, CMP 공정시 희생막(43)은 제3절연막(41)에 비해 연마속도가 느리기 때문에 제3절연막의 뿔(41a)을 안정적으로 연마할 수 있다. 즉, 제3절연막의 뿔(41a)이 부러지거나 뜯겨져 나가는 것을 방지하면서 희생막(43)과 제3절연막의 뿔(41a)을 연마할 수 있다.In this case, the sacrificial layer 43 may be stably polished at the horn 41a of the third insulating layer during the CMP process because the polishing rate is lower than that of the third insulating layer 41. That is, the sacrificial film 43 and the horn 41a of the third insulating film may be polished while preventing the horn 41a of the third insulating film from being broken or torn off.
상기한 CMP 공정시에 희생막(43)이 연마속도가 빠른 산화막이므로 CMP 연마시간을 길게 가져가지 않아도 되어 웨이퍼내의 연마균일도 확보에 유리하다.Since the sacrificial film 43 is an oxide film having a high polishing rate during the CMP process, it is not necessary to lengthen the CMP polishing time, which is advantageous for securing the polishing uniformity in the wafer.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 금속배선 공정의 패터닝공정전에 절연막의 평탄화를 균일하게 확보하므로써 소자의 수율을 향상시킬 수 있는 효과가 있다. The present invention described above has the effect of improving the yield of the device by ensuring the planarization of the insulating film uniformly before the patterning step of the metallization step.
도 1a 내지 도 1f는 종래기술에 따른 실린더형 캐패시터를 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도,1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device including a cylindrical capacitor according to the prior art;
도 2는 종래기술에 따라 잔류하는 뿔 형태의 제2층간절연막을 도시한 SEM 사진, 2 is a SEM photograph showing a second interlayer insulating film in the form of a horn remaining according to the prior art;
도 3은 종래기술에 따라 뿔 형태의 제2층간절연막이 아래부분까지 통채로 부러져 나간 상태를 나타낸 SEM 사진,3 is a SEM photograph showing a state in which the horn-shaped second interlayer insulating film is broken up to the bottom part according to the prior art;
도 4a 내지 도 4g는 본 발명의 실시예에 따른 실린더형 캐패시터를 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도.4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device including a cylindrical capacitor according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 제1절연막31 semiconductor substrate 32 first insulating film
33 : 스토리지노드콘택플러그 34 : 식각배리어막33: storage node contact plug 34: etching barrier film
35 : 제2절연막 37 : 스토리지노드35: second insulating film 37: storage node
38 : 유전막 39 : 플레이트38 dielectric film 39 plate
41 : 제3절연막 41a : 제3절연막의 뿔 41: third insulating film 41a: horn of the third insulating film
43 : 희생막 43: Sacrifice
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031917A KR20050106859A (en) | 2004-05-06 | 2004-05-06 | Method for manufacturing semicodnuctor device including cylinder type capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031917A KR20050106859A (en) | 2004-05-06 | 2004-05-06 | Method for manufacturing semicodnuctor device including cylinder type capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050106859A true KR20050106859A (en) | 2005-11-11 |
Family
ID=37283555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040031917A KR20050106859A (en) | 2004-05-06 | 2004-05-06 | Method for manufacturing semicodnuctor device including cylinder type capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050106859A (en) |
-
2004
- 2004-05-06 KR KR1020040031917A patent/KR20050106859A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100343286B1 (en) | Method for processing defect source of wafer rim | |
| US9023711B2 (en) | Methods for forming a conductive material and methods for forming a conductive structure | |
| GB2339962A (en) | Cylindrical DRAM capacitors with reduced inter-electrode separation | |
| US20030054634A1 (en) | Method for fabricating semiconductor device | |
| KR100477807B1 (en) | Capacitor and method for fabricating the same | |
| JP3640763B2 (en) | Manufacturing method of capacitor of semiconductor memory device | |
| US7989335B2 (en) | Methods of forming insulation layer patterns and methods of manufacturing semiconductor devices including insulation layer patterns | |
| US6448146B1 (en) | Methods of manufacturing integrated circuit capacitors having hemispherical grain electrodes | |
| KR100685674B1 (en) | Method of fabrication capacitor | |
| US20060003571A1 (en) | Method for forming contact hole in semiconductor device | |
| KR20050106859A (en) | Method for manufacturing semicodnuctor device including cylinder type capacitor | |
| KR100399071B1 (en) | Method for fabricating capacitor | |
| KR100641916B1 (en) | Method for forming storage node of semiconductor devices | |
| KR100384859B1 (en) | Method of fabricating capacitor | |
| KR100342828B1 (en) | Method of forming a storage node in a semiconductor device | |
| KR20050067483A (en) | Method for manufacturing cylinder type capacitor | |
| KR19980014482A (en) | Method for manufacturing capacitor of semiconductor device | |
| KR20010058980A (en) | Method for manufacturing capacitor in semiconductor device | |
| KR100680959B1 (en) | Method of forming capacitor of semiconductor device | |
| KR100625794B1 (en) | Method for manufacturing semiconductor device | |
| KR100280807B1 (en) | Manufacturing Method of Semiconductor Device | |
| KR19990003042A (en) | Capacitor Formation Method of Semiconductor Device | |
| KR20050002049A (en) | Method of manufacturing capacitor for semiconductor device | |
| KR20060095250A (en) | Method for fabricating storage node of capacitor | |
| KR20050003003A (en) | Method for fabricating semiconductor device comprising cylinder type capacitor bottom electrode formed of TiN in cell region |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |