KR20050103689A - Method for manufacturing semiconductor device - Google Patents
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Abstract
스토로지 노드 콘택 플러그와 커패시터를 포함하는 반도체 장치 제조 방법에 관한 것이다. 반도체 기판 상면에 도전성 구조물을 형성한다. 이어서, 상기 도전성 구조물의 하부를 부분적으로 매립하도록 제1 층간 절연막 패턴을 형성하고, 상기 제1 층간 절연막 패턴 상면에 상기 도전성 구조물 상면과 동일하도록 식각 저지막 패턴과 제2 층간 절연막 패턴을 매립한다. 이어서, 상부가 하부보다 더 넓은 형상을 갖고 상면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향으로 더 넓은 형상을 갖는 콘택 홀을 형성하고, 상기 콘택 홀에 도전 물질을 매립하여 콘택 플러그를 완성한다. 이로써, 습식 식각 공정 조건이 수월해지고, 후속의 평탄화 공정 또는 이방성 식각 공정 시간이 단축된다. A semiconductor device manufacturing method comprising a storage node contact plug and a capacitor. A conductive structure is formed on the upper surface of the semiconductor substrate. Subsequently, a first interlayer insulating layer pattern is formed to partially fill the lower portion of the conductive structure, and an etch stop layer pattern and a second interlayer insulating layer pattern are buried on an upper surface of the first interlayer insulating layer pattern to be the same as an upper surface of the conductive structure. Subsequently, the upper portion has a wider shape than the lower portion, and the upper surface forms a contact hole having a wider shape in the longitudinal direction of the conductive structure than a direction perpendicular to the longitudinal direction of the conductive structure, and fills the conductive material in the contact hole. To complete the contact plug. This facilitates wet etching process conditions and shortens the subsequent planarization or anisotropic etching process time.
Description
본 발명은 반도체 장치 제조 방법에 관한 것이다. 보다 상세하게는, 스토로지 노드 콘택 플러그와 커패시터를 포함하는 반도체 장치 제조 방법에 관한 것이다. The present invention relates to a semiconductor device manufacturing method. More particularly, the present invention relates to a semiconductor device manufacturing method including a storage node contact plug and a capacitor.
최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.Recent semiconductor devices require high speed operation while having a high storage capacity in terms of functionality. To this end, the semiconductor devices have been developed with manufacturing techniques in order to improve the degree of integration, response speed and reliability.
상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액서스 트랜지스터(access transistor)와 하나의 축적 커패시터가 구비된다. As the semiconductor device, a DRAM device having free input and output of information and having a high capacity is widely used. Each memory cell of the DRAM device includes one access transistor and one storage capacitor.
상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되고 있다. As the degree of integration of the memory cells is increased, the horizontal area in which each cell is formed is further reduced. Therefore, the formation of a capacitor having a high capacitance in the reduced area is a more important problem.
상기 커패시터의 커패시턴스 증가를 위하여, 유전율이 높은 유전막을 적용하는 방법 및 커패시터 전극의 유효면적의 증가시키는 방법을 생각할 수 있다. In order to increase the capacitance of the capacitor, a method of applying a dielectric film having a high dielectric constant and a method of increasing the effective area of the capacitor electrode can be considered.
구체적으로, Al2O3, Ta2O5, HfO2막 등과 같이 고유전율을 갖는 물질을 캐패시터의 유전막으로 사용하는 방법이 활발히 연구되고 있다. 그러나, 상기 고유전 물질을 갖는 유전막을 형성하는 경우, 이 후의 공정 조건들까지 최적화시켜야 하므로 실제적으로 적용하는데는 어려움이 있다.Specifically, a method of using a material having a high dielectric constant such as an Al 2 O 3 , Ta 2 O 5 , HfO 2 film, etc. as a dielectric film of a capacitor has been actively studied. However, when the dielectric film having the high dielectric material is formed, it is difficult to apply practically since it must be optimized up to the following process conditions.
또한, 게이트 전극의 유효 면적을 증가시키기 위해서는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다. In addition, in order to increase the effective area of the gate electrode, an initial planar capacitor structure has been changed from a stack type or a trench type capacitor structure, and a stacked type capacitor structure has also been changed to a cylindrical capacitor structure.
또한, 상기 게이트 전극의 유효 면적 증가를 위한 방법의 하나로서, 상기 커패시터의 배치 방법이 중요하게 부각되고 있다. 상기 디램 장치의 경우, 커패시터는 액서스 트랜지스터의 소오스/드레인의 어느 한 영역과 전기적으로 접속하여야 하므로, 상기 커패시터가 형성되는 영역은 하부의 소오스/드레인의 위치에 따라 한정된다. 그러므로, 이웃하는 커패시터 간의 마진이 협소하여 스토로지 노드가 서로 쇼트 등의 불량이 발생하게 된다. In addition, as one of methods for increasing the effective area of the gate electrode, a method of arranging the capacitor is important. In the case of the DRAM device, since the capacitor must be electrically connected to any one region of the source / drain of the access transistor, the region in which the capacitor is formed is defined according to the position of the lower source / drain. Therefore, the margin between neighboring capacitors is narrow, so that the failure of the storage nodes and the like shorts each other.
최근에는, 한정된 영역 내에서 상기 커패시터들이 하부의 소오스/드레인의 위치에 관계없이 최대한 유효 면적을 증가시키고 이웃하는 커패시터들 사이가 넓게 배치될 수 있도록, 즉 오버랩 마진이 확보되도록 상부가 확장된 스토로지 노드 콘택 플러그를 형성한다. In recent years, the top of the capacitor has been extended in a limited area so that the effective area can be increased as much as possible regardless of the position of the lower source / drain and the adjacent capacitors can be disposed widely, that is, an overlap margin is secured. Form a node contact plug.
그러나, 상기의 상부가 확장된 스토로지 노드 콘택 플러그 형성하기 위하여 먼저, 상부가 확장된 스토로지 노드 콘택 홀을 형성한다. 상기 상부가 확장된 스토로지 콘택 홀을 형성하기 위하여 습식 식각액을 이용한 등방성 식각을 수행하게 된다. 이때, 인접한 상부가 확장된 스토로지 콘택 홀과의 붙는 문제가 없도록, 그리고 비트 라인 구조물에 속하는 금속막이 드러나지 않도록 습식 식각 공정 조건을 선택하기가 쉽지 않다. 그리고, 상기 등방성 식각의 결과, 상기 스토로지 노드 콘택 홀의 상부의 모양이 사발 형태가 되며, 후속에 도전물질을 매립 후에 스토로지 노드 콘택 플러그를 서로 분리시키기 위하여 이방성 식각 또는 평탄화 공정을 과도하게 수행해야 된다. However, in order to form the above extended storage node contact plug, first, the extended storage node contact hole is formed. An isotropic etching using a wet etchant is performed to form the storage contact hole with the upper portion extended. In this case, it is not easy to select the wet etching process conditions so that the adjacent upper part does not have a problem of adhesion with the extended storage contact hole and the metal film belonging to the bit line structure is not exposed. As a result of the isotropic etching, an upper portion of the storage node contact hole becomes a bowl shape, and subsequently, anisotropic etching or planarization process is excessively performed to separate the storage node contact plugs from each other after filling the conductive material. do.
따라서, 본 발명의 목적은 상부가 확장된 콘택 플러그을 형성할 때 식각 저지막을 이용하는 반도체 장치의 제조 방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device using an etch stop layer when forming a contact plug with an extended upper portion.
본 발명의 다른 목적은 상부가 확장된 스토로지 노드 콘택 플러그를 형성할 때 식각 저지막을 이용하는 반도체 장치의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor device using an etch stop layer when forming an extended storage node contact plug.
상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 다음과 같다. In order to achieve the above object, a method of manufacturing a semiconductor device according to an embodiment of the present invention is as follows.
먼저, 반도체 기판 상면에 도전성 구조물을 형성한다. 이어서, 상기 도전성 구조물의 하부를 부분적으로 매립하도록 제1 층간 절연막 패턴을 형성하고, 상기 제1 층간 절연막 패턴 상면 및 도전성 구조물의 상부를 덮는 식각저지막을 형성한다. 이어서, 상기 도전성 구조물을 매립되도록 상기 식각저지막 상면에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 및 상기 식각저지막을 상기 도전성 구조물의 표면이 노출될 때까지 평탄화한다. 이어서, 상기 평탄화된 제2 층간 절연막 패턴, 상기 평탄화된 식각 저지막 패턴 및 상기 제1 층간 절연막 패턴을 식각하여, 상부가 하부보다 더 넓은 형상을 갖고 상면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향으로 더 넓은 형상을 갖는 콘택 홀을 형성하고, 상기 콘택 홀에 도전 물질을 매립하여 콘택 플러그들를 형성한다.First, a conductive structure is formed on the upper surface of the semiconductor substrate. Subsequently, a first interlayer insulating layer pattern is formed to partially fill the lower portion of the conductive structure, and an etch stop layer covering an upper surface of the first interlayer insulating layer pattern and an upper portion of the conductive structure is formed. Subsequently, a second interlayer insulating film is formed on the etch stop layer so as to fill the conductive structure, and the second interlayer insulating film and the etch stop layer are planarized until the surface of the conductive structure is exposed. Subsequently, the planarized second interlayer insulating layer pattern, the planarized etch stop layer pattern, and the first interlayer insulating layer pattern are etched so that an upper portion has a wider shape than a lower portion, and an upper surface thereof is perpendicular to a length direction of the conductive structure. A contact hole having a wider shape in the longitudinal direction of the conductive structure is formed, and a conductive material is embedded in the contact hole to form contact plugs.
식각 저지막을 이용하여 상부가 확장된 콘택 플러그의 형성함으로 상부가 확장된 콘택 홀을 형성할 때, 습식 식각 공정 조건이 수월해지고, 후속의 평탄화 공정 또는 이방성 식각 공정 시간이 단축된다. When the upper portion of the contact hole is formed by forming the contact plug with the upper portion extended by using the etch stop layer, the wet etching process conditions are facilitated, and the subsequent planarization process or the anisotropic etching process time is shortened.
상기한 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 다음과 같다. In order to achieve the above object, a semiconductor device manufacturing method according to an embodiment of the present invention is as follows.
먼저, 액티브 패턴이 구비된 반도체 기판 상면에 제1 층간 절연막을 형성한다. 이어서, 상기 제1 층간 절연막 상면에 비트 라인 구조물을 형성하고, 상기 비트라인 구조물의 하부를 부분적으로 매립하도록, 제2 층간 절연막 패턴을 형성한다. 이어서, 상기 제2 층간 절연막 패턴 상면 및 비트 라인 구조물의 상부를 덮는 식각 저지막을 형성한다. 이어서, 상기 식각 저지막 상면에 제3 층간 절연막을 형성하고 상기 제3 층간 절연막 및 상기 식각 저지막을 상기 비트라인 구조물의 표면이 노출될 때까지 평탄화한다. 이어서, 상기 평탄화된 제3 층간 절연막 패턴, 상기 평탄화된 식각 저지막 패턴, 상기 제2 층간 절연막 패턴 및 상기 제1 층간 절연막을 식각하여, 상부가 하부보다 더 넓은 형상을 갖고 상면은 상기 비트 라인 구조물의 길이 방향과 수직한 방향보다 상기 비트 라인 구조물의 길이 방향으로 더 넓은 형상을 갖는 스토로지 노드 콘택홀을 형성한다. 이어서, 상기 스토로지 노드 콘택홀에 도전 물질을 매립하여 스토로지 노드 콘택 플러그를 형성하고, 상기 스토로지 노드 콘택 플러그 상면의 소정 부위에 커패시터들을 형성한다. First, a first interlayer insulating film is formed on an upper surface of a semiconductor substrate provided with an active pattern. Subsequently, a bit line structure is formed on an upper surface of the first interlayer insulating layer, and a second interlayer insulating layer pattern is formed to partially fill the lower portion of the bit line structure. Subsequently, an etch stop layer covering an upper surface of the second interlayer insulating layer pattern and a bit line structure is formed. Subsequently, a third interlayer insulating layer is formed on the etch stop layer, and the third interlayer insulating layer and the etch stop layer are planarized until the surface of the bit line structure is exposed. Subsequently, the planarized third interlayer insulating layer pattern, the planarized etch stop layer pattern, the second interlayer insulating layer pattern, and the first interlayer insulating layer are etched so that an upper portion has a wider shape than a lower portion, and an upper surface thereof has the bit line structure. A storage node contact hole having a wider shape in the longitudinal direction of the bit line structure is formed than the direction perpendicular to the longitudinal direction of. Subsequently, a conductive material is filled in the storage node contact hole to form a storage node contact plug, and capacitors are formed on a predetermined portion of an upper surface of the storage node contact plug.
식각 저지막을 이용하여 상부가 확장된 스토로지 노드 콘택 플러그의 형성함으로 상부가 확장된 스토로지 노드 콘택 홀을 형성할 때, 습식 식각 공정 조건이 수월해지고, 후속의 평탄화 공정 또는 이방성 식각 공정 시간이 단축된다. The formation of the extended storage node contact holes by using the etch stop layer to form the extended storage node contact holes facilitates the wet etching process conditions and shortens the subsequent planarization or anisotropic etching process time. do.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 보다 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
실시예 1Example 1
도 1은 본 발명의 실시예에 따른 콘택 플러그를 나타내는 사시도이다.1 is a perspective view showing a contact plug according to an embodiment of the present invention.
도 1을 참조하면, 반도체 기판(10) 상면에 라인 형상의 도전성 구조물(16)이 형성되어 있다. 상기 도전성 구조물(16)은 도전막 패턴(12) 및 캡핑막 패턴(14)이 적층되어 있다. 상기 도전막 패턴(12)은 베리어 금속막 패턴(12a)과 금속막 패턴(12b)이 적층되어 있다.Referring to FIG. 1, a line-shaped conductive structure 16 is formed on an upper surface of a semiconductor substrate 10. The conductive structure 16 has a conductive film pattern 12 and a capping film pattern 14 stacked thereon. The barrier metal layer pattern 12a and the metal layer pattern 12b are stacked on the conductive layer pattern 12.
상기 도전성 구조물(16)을 부분적으로 둘러싸는 질화막 스페이서(18) 및 제1 층간 절연막 패턴(20a)이 구비된다. 상기 제1 층간 절연막 패턴(20a)이 상기 도전성 구조물(16)에 포함되어 있는 도전막 패턴(12)을 완전히 둘러싸도록 형성되어 있다. A nitride film spacer 18 and a first interlayer insulating film pattern 20a partially surrounding the conductive structure 16 are provided. The first interlayer insulating layer pattern 20a is formed to completely surround the conductive layer pattern 12 included in the conductive structure 16.
상기 제1 층간 절연막 패턴(20a)의 상면에 상기 도전성 구조물(16)의 상부 양측벽을 감싸는 식각 저지막 패턴(22b)이 형성되어 있다. 상기 식각 저지막 패턴(20a) 상면에 상기 도전성 구조물(16)들 간을 분리시키는 제2 층간 절연막 패턴(24b)이 형성되어 있다. 상기 도전성 구조물(16)들 사이에, 상기 제2 층간 절연막 패턴(24b) 및 상기 제1 절연막 패턴(20a)을 관통하는 콘택 플러그(36)가 형성되어 있다. 상기 콘택 플러그(36)는 상부가 하부에 비해 더 넓은 형상을 갖는다. 또한, 상기 콘택 플러그(36)의 상면은 상기 도전성 구조물(16)의 길이 방향과 수직한 방향보다 상기 도전성 구조물(16)의 길이 방향으로 더 넓은 형상을 갖는다. 또한, 상기 콘택 플러그(36)의 상부는 상기 콘택 플러그(36)의 하부의 중심으로부터 상기 도전성 구조물(16)의 길이 방향의 양측으로 거의 동일한 사이즈로 확장된 형상을 갖는다.An etch stop layer pattern 22b is formed on an upper surface of the first interlayer insulating layer pattern 20a to surround both upper walls of the conductive structure 16. A second interlayer insulating layer pattern 24b is formed on an upper surface of the etch stop layer pattern 20a to separate the conductive structures 16 from each other. A contact plug 36 penetrating the second interlayer insulating layer pattern 24b and the first insulating layer pattern 20a is formed between the conductive structures 16. The contact plug 36 has a top shape wider than the bottom portion. In addition, the upper surface of the contact plug 36 has a shape wider in the longitudinal direction of the conductive structure 16 than a direction perpendicular to the longitudinal direction of the conductive structure 16. In addition, an upper portion of the contact plug 36 has a shape extending from the center of the lower portion of the contact plug 36 to substantially the same size on both sides in the longitudinal direction of the conductive structure 16.
이하에서는 상기에서 설명한 콘택 플러그를 제조하기에 적합한 방법을 설명한다. Hereinafter, a method suitable for manufacturing the above-described contact plug will be described.
도 2 내지 도 19는 도 1에 도시한 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 19에서 짝수 도면은 도전성 구조물의 길이 방향과 수직한 방향(A_A')으로 절단한 단면도들이고, 홀수 도면은 도전성 구조물의 길이 방향(B_B')으로 절단한 단면도들이다. 2 to 19 are cross-sectional views for describing a method for forming a contact plug shown in FIG. 1. 2 to 19, the even views are cross-sectional views cut along the direction A_A 'perpendicular to the longitudinal direction of the conductive structure, and the odd views are cross-sectional views cut along the longitudinal direction B_B' of the conductive structure.
도 2 및 도 3을 참조하면, 반도체 기판(10) 상면에 도전막과 캡핑막을 순차적으로 적층한다. 이어서, 상기 도전막 및 캡핑막을 패터닝하여 도전막 패턴(12) 및 캡핑막(14)이 적층된 라인 형상의 도전성 구조물(16)을 형성한다. 상기 도전막 패턴(12)은 바람직하게 티타늄막, 티타늄 질화막 또는 이들의 적층막으로 이루어지는 베리어 금속막 패턴(12a)과 상기 베리어 금속막 패턴(12a) 상면에 바람직하게 텅스텐막으로 이루어지는 금속막 패턴(12b)이 적층되어 있다. 또한, 상기 캡핑막 패턴(14)은 바람직하게 실리콘 질화막이다. 2 and 3, the conductive film and the capping film are sequentially stacked on the upper surface of the semiconductor substrate 10. Subsequently, the conductive film and the capping film are patterned to form a line-shaped conductive structure 16 in which the conductive film pattern 12 and the capping film 14 are stacked. The conductive film pattern 12 is preferably a barrier metal film pattern 12a consisting of a titanium film, a titanium nitride film, or a laminated film thereof, and a metal film pattern preferably consisting of a tungsten film on the upper surface of the barrier metal film pattern 12a ( 12b) is laminated. In addition, the capping film pattern 14 is preferably a silicon nitride film.
도 4 및 도 5를 참조하면, 상기 도전성 구조물(16)이 형성된 반도체 기판(10) 상면에 상기 도전성 구조물(16)의 프로파일을 따라 실리콘 질화막을 형성한다. 이어서, 상기 실리콘 질화막을 이방성 식각을 수행하여 절연막 스페이서(18)를 형성한다. 이어서, 상기 절연막 스페이서(18)가 형성된 상기 도전성 구조물(16)를 덮는 실리콘 산화막인 제1 층간 절연막을 형성한다. 이어서, 상기 제1 층간 절연막을 도전성 구조물의 표면이 노출될 때까지 화학 기계적 연마 공정에 의해 평탄화한다. 이어서, 상기 평탄화된 제1 층간 절연막 패턴을 이방성 식각을 수행한다. 이때, 식각량은 바람직하게 상기 식각된 제1 층간 절연막 패턴(20)의 상면이 상기 도전성 구조물(16)의 금속막 패턴(12b)의 상면보다 높게 위치하도록 정한다. 이로써, 상기 도전성 구조물(16)의 하부를 부분적으로 매립하는 식각된 제1 층간 절연막 패턴(20)을 형성한다. 4 and 5, a silicon nitride film is formed along the profile of the conductive structure 16 on the upper surface of the semiconductor substrate 10 on which the conductive structure 16 is formed. Subsequently, the silicon nitride film is anisotropically etched to form an insulating film spacer 18. Subsequently, a first interlayer insulating film, which is a silicon oxide film covering the conductive structure 16 on which the insulating film spacers 18 are formed, is formed. The first interlayer insulating film is then planarized by a chemical mechanical polishing process until the surface of the conductive structure is exposed. Subsequently, anisotropic etching is performed on the planarized first interlayer insulating layer pattern. In this case, the etching amount is preferably set so that the upper surface of the etched first interlayer insulating layer pattern 20 is positioned higher than the upper surface of the metal layer pattern 12b of the conductive structure 16. As a result, an etched first interlayer insulating layer pattern 20 partially filling the lower portion of the conductive structure 16 is formed.
도 6 및 도 7을 참조하면, 상기 식각된 제1 층간 절연막 패턴(20)에 의하여 노출된 도전성 구조물(16)의 상부 및 상기 실리콘 산화막(20) 상면에 바람직하게 실리콘 질화막인 식각 저지막(22)을 형성한다. 6 and 7, an etch stop layer 22, which is preferably a silicon nitride layer, is formed on an upper surface of the conductive structure 16 and the upper surface of the silicon oxide layer 20 exposed by the etched first interlayer insulating layer pattern 20. ).
도 8 및 도 9를 참조하면, 상기 식각 저지막(22) 상면에 상기 도전성 구조물(16)을 매립하는 제2 층간절연막을 형성한다. 이어서, 상기 제2 층간절연막과 상기 식각 저지막(22)을 화학적 기계적 연마 공정에 의해 상기 도전성 구조물의 표면이 노출될 때까지 평탄화한다. 8 and 9, a second interlayer insulating layer may be formed on the upper surface of the etch stop layer 22 to fill the conductive structure 16. Subsequently, the second interlayer insulating layer and the etch stop layer 22 are planarized until the surface of the conductive structure is exposed by a chemical mechanical polishing process.
도 10 및 도 11을 참조하면, 상기 평탄화된 제2 층간 절연막 패턴(24) 상면에 폴리실리콘막인 마스크막을 형성한다. 이어서, 상기 마스크막을 패터닝하여 상기 도전성 구조물(16) 사이에 콘택홀을 한정하기 위한 마스크막 패턴(26)을 형성한다.10 and 11, a mask film, which is a polysilicon film, is formed on an upper surface of the planarized second interlayer insulating film pattern 24. Subsequently, the mask layer is patterned to form a mask layer pattern 26 for defining contact holes between the conductive structures 16.
도 12 및 도 13을 참조하면, 상기 마스크막 패턴(26)을 식각 마스크로 이용하여 상기 평탄화된 제2 층간 절연막 패턴(24)을 상기 평탄화된 식각 저지막 패턴의 표면이 노출될 때까지 이방성 식각하여 상기 제1 홀(28)을 형성한다. 12 and 13, using the mask layer pattern 26 as an etching mask, the planarized second interlayer insulating layer pattern 24 is anisotropically etched until the surface of the planarized etch stop layer pattern is exposed. To form the first hole 28.
도 14 및 도 15를 참조하면, 상기 제1 홀(28)을 상기 도전성 구조물(16)의 길이 방향(B)으로 확장시키도록 등방성 식각하여 제2 홀(30)을 형성한다. 상기 등방성 식각 공정은 바람직하게 습식 식각 공정에 의해 수행한다. 그리고, 상기 습식 식각 공정은 이웃하는 제 2홀(30) 사이의 식각된 제2 층간 절연막(24b)이 완전히 제거되지는 않도록 하여야 한다. 14 and 15, the first hole 28 is isotropically etched to extend in the longitudinal direction B of the conductive structure 16 to form the second hole 30. The isotropic etching process is preferably performed by a wet etching process. In addition, the wet etching process should not completely remove the etched second interlayer insulating layer 24b between the neighboring second holes 30.
도 16 및 도 17을 참조하면, 상기 마스크막 패턴(26)을 식각 마스크로 이용하여 제2 홀(30) 하부에 노출된 상기 평탄화된 식각 저지막 패턴(22a) 및 제1 층간 절연막 패턴(20)의 일부분을 이방성 식각하여 상기 제2 홀에 비해 축소된 내부 사이즈를 갖는 제3 홀(32)을 형성한다. 이때, 상기 마스크막 패턴(26b)의 노출 부위와 서로 대향하는 부분의 막들이 이방성으로 식각되며, 상기 평탄화된 식각 저지막(22a)에 의해 셀프 얼라인된다. 따라서, 상기 제3 홀(32)은 이전에 형성된 상기 제2 홀(30)보다 오픈되는 부위의 사이즈가 작다. 상기 제2 홀(30) 및 제 3홀(32)을 통칭하여 콘택홀(34)이라 한다. 16 and 17, the planarized etch stop layer pattern 22a and the first interlayer insulating layer pattern 20 exposed under the second hole 30 using the mask layer pattern 26 as an etch mask. Anisotropically etch a portion of) to form a third hole 32 having a reduced internal size compared to the second hole. In this case, the exposed portions of the mask layer pattern 26b and the portions of the portions facing each other are anisotropically etched and self-aligned by the planarized etch stop layer 22a. Thus, the third hole 32 is smaller in size than the previously formed second hole 30. The second hole 30 and the third hole 32 are collectively referred to as a contact hole 34.
도 18 및 도 19를 참조하면, 상기 콘택홀(34)에 도전 물질을 매립한다. 이어서, 상기 도전물질의 일부분과 상기 마스크막(26)을 평탄화하여 상기 마스크막(26)이 제거된 콘택 플러그(36)를 형성한다. 18 and 19, a conductive material is filled in the contact hole 34. Subsequently, a portion of the conductive material and the mask layer 26 are planarized to form a contact plug 36 from which the mask layer 26 is removed.
실시예 2Example 2
도 20은 본 발명의 실시예에 따른 DRAM 장치를 나타내는 사시도이다.20 is a perspective view illustrating a DRAM device according to an embodiment of the present invention.
도 20을 참조하면, 소자분리막(102)에 의하여 액티브 패턴(104)이 정의된 반도체 기판(100) 상에 워드 라인 구조물(106)과 콘택 패드(108)가 형성되어 있다. Referring to FIG. 20, a word line structure 106 and a contact pad 108 are formed on the semiconductor substrate 100 on which the active pattern 104 is defined by the device isolation layer 102.
상기 콘택 패드(108)와 워드 라인 구조물(106) 상면에 제1 층간 절연막 패턴(110a)이 형성되어 있다. 상기 제1 층간 절연막 패턴(110a) 상면에 비트 라인 구조물(116)이 형성되어 있다. 상기 비트라인 구조물(116)은 도전막 패턴(112) 및 캡핑막 패턴(114)이 적층되어 있다. 상기 도전막 패턴(112)은 베리어 금속막 패턴(112a)과 금속막 패턴(112b)이 적층되어 있다.A first interlayer insulating layer pattern 110a is formed on the contact pad 108 and the word line structure 106. The bit line structure 116 is formed on an upper surface of the first interlayer insulating layer pattern 110a. The bit line structure 116 has a conductive layer pattern 112 and a capping layer pattern 114 stacked thereon. A barrier metal film pattern 112a and a metal film pattern 112b are stacked on the conductive film pattern 112.
상기 비트라인 구조물(116)을 부분적으로 둘러싸는 절연막 스페이서(118) 및 제2 층간 절연막 패턴(120a)이 형성되어 있다. 상기 제2 층간 절연막 패턴(120a)은 상기 비트라인 구조물(116)에 포함되어 있는 도전막 패턴(112)을 완전히 둘러싸도록 형성되어 있다. An insulating layer spacer 118 and a second interlayer insulating layer pattern 120a partially surrounding the bit line structure 116 are formed. The second interlayer insulating layer pattern 120a is formed to completely surround the conductive layer pattern 112 included in the bit line structure 116.
상기 제2 층간 절연막 패턴(120a)의 상면에 상기 비트라인 구조물(116)의 상부 양측을 감싸는 식각 저지막 패턴(122b)이 형성되어 있다. 상기 식각 저지막 패턴(122b) 상면에 상기 비트라인 구조물(116)을 분리시키는 제3 층간 절연막 패턴(124b)이 형성되어 있다. 상기 비트라인 구조물(116) 사이에, 상기 제3 층간 절연막 패턴(124b), 상기 제2 절연막 패턴(120a) 및 제1 층간 절연막(110a)을 관통하는 콘택 플러그(136)가 형성되어 있다. 상기 콘택 플러그(136) 상면에 사선 방향으로 스토로지 노드(138)가 형성되어 있다. An etch stop layer pattern 122b is formed on an upper surface of the second interlayer insulating layer pattern 120a to surround both sides of the upper portion of the bit line structure 116. A third interlayer insulating layer pattern 124b separating the bit line structure 116 is formed on an upper surface of the etch stop layer pattern 122b. A contact plug 136 is formed between the bit line structure 116 to penetrate the third interlayer insulating layer pattern 124b, the second insulating layer pattern 120a, and the first interlayer insulating layer 110a. A storage node 138 is formed in an oblique direction on an upper surface of the contact plug 136.
상기 콘택 플러그(136)는 상부가 하부에 비해 더 넓은 형상을 갖는다. 또한, 상기 콘택 플러그(136)의 상면은 상기 비트라인 구조물(116)의 길이 방향과 수직한 방향보다 상기 비트라인 구조물(116)의 길이 방향으로 더 넓은 형상을 갖는다. 또한, 상기 콘택 플러그(136)의 상부는 상기 콘택 플러그(136)의 하부의 중심으로부터 상기 비트라인 구조물(116)의 길이 방향의 양측으로 거의 동일한 사이즈로 확장된 형상을 갖는다. The contact plug 136 has a top shape wider than the bottom portion. In addition, the upper surface of the contact plug 136 has a shape wider in the longitudinal direction of the bit line structure 116 than a direction perpendicular to the longitudinal direction of the bit line structure 116. In addition, an upper portion of the contact plug 136 has a shape extending from the center of the lower portion of the contact plug 136 to substantially the same size on both sides in the longitudinal direction of the bit line structure 116.
이하에서는 상기에서 설명한 DRAM 장치를 제조하기에 적합한 방법을 설명한다. Hereinafter, a method suitable for manufacturing the DRAM device described above will be described.
도 21 내지 도 40은 도 20에 도시한 DRAM 장치 형성 방법을 설명하기 위한 단면도들이다. 도 21 내지 도 40에서 짝수 도면은 비트라인 구조물의 길이 방향과 수직한 방향(A_A')으로 절단한 단면도들이고, 홀수 도면은 비트라인 구조물의 길이 방향(B_B')으로 절단한 단면도들이다. 21 to 40 are cross-sectional views illustrating a method of forming a DRAM device illustrated in FIG. 20. 21 to 40, even-numbered views are cross-sectional views taken along a direction A_A 'perpendicular to the longitudinal direction of the bitline structure, and odd-numbered views are cross-sectional views taken along the length direction B_B' of the bitline structure.
도 21 및 도 22를 참조하면, 반도체 기판(100)에 액티브 패턴(104)을 정의하는 소자분리막(102)을 형성한다. 이어서, 상기 반도체 기판 상면에 워드 라인 구조물(106)과 콘택 패드(108)가 형성되어 있다. 21 and 22, an isolation layer 102 defining an active pattern 104 is formed on the semiconductor substrate 100. Subsequently, a word line structure 106 and a contact pad 108 are formed on an upper surface of the semiconductor substrate.
상기 콘택 패드(108)와 워드 라인 구조물(106) 상면에 제1 층간 절연막 (110)을 형성한다. 상기 제1 층간 절연막(110)이 형성된 반도체 기판(100) 상면에 도전막과 캡핑막을 순차적으로 적층한다. 이어서, 상기 도전막 및 캡핑막을 패터닝하여 도전막 패턴(112) 및 캡핑막(114)이 적층된 라인 형상의 비트라인 구조물(16)을 형성한다. 상기 도전막 패턴(112)은 바람직하게 티타늄막, 티타늄 질화막 또는 이들의 적층막으로 이루어지는 베리어 금속막 패턴(112a)과 상기 베리어 금속막 패턴(112a) 상면에 바람직하게 텅스텐막으로 이루어지는 금속막 패턴(112b)이 적층되어 있다. 또한, 상기 캡핑막 패턴(114)은 바람직하게 실리콘 질화막이다. A first interlayer insulating layer 110 is formed on the contact pad 108 and the word line structure 106. A conductive film and a capping film are sequentially stacked on the upper surface of the semiconductor substrate 100 on which the first interlayer insulating film 110 is formed. Subsequently, the conductive layer and the capping layer are patterned to form a line-shaped bit line structure 16 in which the conductive layer pattern 112 and the capping layer 114 are stacked. The conductive film pattern 112 is preferably a barrier metal film pattern 112a consisting of a titanium film, a titanium nitride film, or a laminated film thereof, and a metal film pattern preferably consisting of a tungsten film on the upper surface of the barrier metal film pattern 112a ( 112b) is stacked. In addition, the capping layer pattern 114 is preferably a silicon nitride layer.
도 23 및 도 24를 참조하면, 상기 비트라인 구조물(116)이 형성된 반도체 기판(100) 상면에 상기 비트라인 구조물(116)의 프로파일을 따라 실리콘 질화막을 형성한다. 이어서, 상기 실리콘 질화막을 이방성 식각을 수행하여 절연막 스페이서(118)를 형성한다. 이어서, 상기 질화막 스페이서(118)가 형성된 상기 비트라인 구조물(116)을 덮는 실리콘 산화막인 제2 층간 절연막을 형성한다. 이어서, 상기 제2 층간 절연막을 비트라인 구조물의 표면이 노출될 때까지 화학 기계적 연마 공정에 의해 평탄화한다. 이어서, 상기 평탄화된 제2 층간 절연막 패턴을 이방성 식각을 수행한다. 이때, 식각량은 바람직하게 상기 식각된 제2 층간 절연막 패턴(120)의 상면이 상기 비트라인 구조물(116)의 금속막 패턴(112b)의 상면보다 높게 위치하도록 정한다. 이로써, 상기 비트라인 구조물(116)의 하부를 부분적으로 매립하는 식각된 제2 층간 절연막 패턴(120)을 형성한다. Referring to FIGS. 23 and 24, a silicon nitride layer is formed along the profile of the bit line structure 116 on the upper surface of the semiconductor substrate 100 on which the bit line structure 116 is formed. Subsequently, the silicon nitride film is anisotropically etched to form an insulating film spacer 118. Subsequently, a second interlayer insulating layer, which is a silicon oxide layer covering the bit line structure 116 on which the nitride layer spacer 118 is formed, is formed. The second interlayer insulating film is then planarized by a chemical mechanical polishing process until the surface of the bitline structure is exposed. Subsequently, anisotropic etching is performed on the planarized second interlayer insulating layer pattern. In this case, the etching amount is preferably set so that the upper surface of the etched second interlayer insulating layer pattern 120 is positioned higher than the upper surface of the metal layer pattern 112b of the bit line structure 116. Thus, an etched second interlayer insulating layer pattern 120 partially filling the lower portion of the bit line structure 116 is formed.
도 25 및 도 26을 참조하면, 상기 식각된 제2 층간 절연막 패턴(120)에 의하여 노출된 비트라인 구조물(116)의 상부 및 상기 실리콘 산화막(120) 상면에 바람직하게 실리콘 질화막인 식각 저지막(122)을 형성한다. Referring to FIGS. 25 and 26, an etch stop layer, which is preferably a silicon nitride layer, is formed on an upper surface of the bit line structure 116 and the upper surface of the silicon oxide layer 120 exposed by the etched second interlayer insulating layer pattern 120. 122).
도 27 및 도 28을 참조하면, 상기 식각 저지막(122) 상면에 상기 비트라인 구조물(116)을 매립하는 제2 층간절연막을 형성한다. 이어서, 상기 제2 층간절연막과 상기 식각 저지막(122)을 화학적 기계적 연마 공정에 의해 상기 비트라인 구조물의 표면이 노출될 때까지 평탄화한다. Referring to FIGS. 27 and 28, a second interlayer insulating layer may be formed on the upper surface of the etch stop layer 122 to fill the bit line structure 116. Subsequently, the second interlayer insulating layer and the etch stop layer 122 are planarized until the surface of the bit line structure is exposed by a chemical mechanical polishing process.
도 29 및 도 30을 참조하면, 상기 평탄화된 제2 층간 절연막 패턴(124) 상면에 폴리실리콘막인 마스크막을 형성한 후에, 상기 마스크막을 패터닝하여 스토로지 노드 콘택 홀을 형성시키기 위한 마스크막 패턴(126)을 형성한다.Referring to FIGS. 29 and 30, after forming a mask film, which is a polysilicon film, on the planarized second interlayer insulating film pattern 124, the mask film is patterned to form a storage node contact hole. 126).
도 31 및 도 32를 참조하면, 상기 마스크막 패턴(126)을 식각 마스크로 이용하여 상기 평탄화된 제2 층간 절연막 패턴(124)을 상기 평탄화된 식각 저지막 패턴의 표면이 노출될 때까지 이방성 식각하여 상기 제1 홀(128)을 형성한다. 31 and 32, using the mask layer pattern 126 as an etching mask, the planarized second interlayer insulating layer pattern 124 is anisotropically etched until the surface of the planarized etch stop layer pattern is exposed. To form the first hole 128.
도 33 및 도 34를 참조하면, 상기 제1 홀(128)을 상기 비트라인 구조물(116)의 길이 방향으로 확장시키도록 등방성 식각하여 제2 홀(130)을 형성한다. 상기 등방성 식각 공정은 바람직하게 습식 식각 공정에 의해 수행한다. 그리고, 상기 습식 식각 공정은 이웃하는 제 2홀(130) 사이의 식각된 제2 층간 절연막(124b)이 완전히 제거되지는 않도록 하여야 한다. 33 and 34, the second hole 130 is formed by isotropically etching the first hole 128 to extend in the longitudinal direction of the bit line structure 116. The isotropic etching process is preferably performed by a wet etching process. In addition, the wet etching process should not completely remove the etched second interlayer insulating layer 124b between the neighboring second holes 130.
도 35 및 도 36을 참조하면, 상기 마스크막 패턴(126)을 식각 마스크로 이용하여 제2 홀(130) 하부에 노출된 상기 평탄화된 식각 저지막 패턴(122a), 제2 층간 절연막 패턴(120) 및 제1 층간 절연막(110)의 일부분을 이방성 식각하여 상기 제2 홀(130)에 비해 축소된 내부 사이즈를 갖는 제3 홀(132)을 형성한다. 이때, 상기 마스크막 패턴(126)의 노출 부위와 서로 대향하는 부분의 막들이 이방성으로 식각되며, 상기 평탄화된 식각 저지막(122a)에 의해 셀프 얼라인된다. 상기 제2 홀(130) 및 제 3홀(132)을 통칭하여 스토로지 노드 콘택홀(134)이라 한다. 35 and 36, the planarized etch stop layer pattern 122a and the second interlayer insulating layer pattern 120 exposed under the second hole 130 using the mask layer pattern 126 as an etch mask. ) And a portion of the first interlayer insulating layer 110 is anisotropically etched to form a third hole 132 having a reduced internal size compared to the second hole 130. In this case, the exposed portions of the mask layer pattern 126 and the portions of the portions facing each other are etched anisotropically and self-aligned by the planarized etch stop layer 122a. The second hole 130 and the third hole 132 are collectively referred to as a storage node contact hole 134.
도 37 및 도 38을 참조하면, 상기 스토로지 노드 콘택홀(134)에 도전 물질을 매립한다. 이어서, 상기 도전물질의 일부분과 상기 마스크막(126)을 평탄화하여 상기 마스크막(126)이 제거된 스토로지 노드 콘택 플러그(136)를 형성한다. 37 and 38, a conductive material is filled in the storage node contact hole 134. Subsequently, a portion of the conductive material and the mask layer 126 are planarized to form the storage node contact plug 136 from which the mask layer 126 is removed.
도 39 및 도 40을 참조하면, 상기 스토로지 노드 콘택 플러그(136) 상면의 소정 영역과 접하는 실린더형의 스토로지 전극(138)을 형성한다. 여기서, 상기 스토로지 노드 전극(138)은 스토로지 노드 콘택 플러그(136)의 상면이 넓어져 있어서 상기 스토로지 노드 전극(138)을 사선으로 배치할 수 있다.39 and 40, a cylindrical storage electrode 138 in contact with a predetermined region of an upper surface of the storage node contact plug 136 is formed. Here, the storage node electrode 138 may have the upper surface of the storage node contact plug 136 wide, so that the storage node electrode 138 may be diagonally disposed.
이어서, 미도시하였지만, 상기 스토로지 노드 전극(138) 상면에 유전체막 및 플레이트 전극을 형성하여 커패시터를 완성한다. Next, although not shown, a dielectric film and a plate electrode are formed on the storage node electrode 138 to complete the capacitor.
상술한 바와 같이 본 발명에 의하면, 식각 저지막을 이용하여 상부가 확장된 콘택 플러그의 형성함으로 상부가 확장된 콘택 홀을 형성할 때, 습식 식각 공정 조건이 수월해지고, 후속의 평탄화 공정 또는 이방성 식각 공정 시간이 단축된다. As described above, according to the present invention, when the upper contact hole is formed by forming the contact plug having an extended upper portion by using the etch stop layer, the wet etching process conditions are facilitated, and the subsequent planarization or anisotropic etching process is performed. The time is shortened.
또한, DRAM 장치에서, 식각 저지막을 이용하여 상부가 확장된 스토로지 노드 콘택 플러그의 형성함으로 상부가 확장된 스토로지 노드 콘택 홀을 형성할 때, 습식 식각 공정 조건이 수월해지고, 후속의 평탄화 공정 또는 이방성 식각 공정 시간이 단축된다. Also, in the DRAM device, when the top extended storage node contact hole is formed by using the etch stop layer to form the extended storage node contact plug, the wet etching process conditions are facilitated, and the subsequent planarization process or Anisotropic etching process time is shortened.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
도 1은 본 발명의 실시예에 따른 콘택 플러그를 나타내는 사시도이다.1 is a perspective view showing a contact plug according to an embodiment of the present invention.
도 2 내지 도 19는 도 1에 도시한 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다.2 to 19 are cross-sectional views for describing a method for forming a contact plug shown in FIG. 1.
도 20은 본 발명의 실시예에 따른 DRAM 장치를 나타내는 사시도이다.20 is a perspective view illustrating a DRAM device according to an embodiment of the present invention.
도 21 내지 도 40은 도 20에 도시한 DRAM 장치 형성 방법을 설명하기 위한 단면도들이다.21 to 40 are cross-sectional views illustrating a method of forming a DRAM device illustrated in FIG. 20.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10, 100 : 실리콘 기판 12, 112 : 도전막 패턴10, 100: silicon substrate 12, 112: conductive film pattern
14, 114 : 캡핑막 패턴 16, 116 : 도전성 구조물14, 114: capping film pattern 16, 116: conductive structure
18, 118 : 절연막 스페이서 20a, 110a : 제1 층간 절연막 패턴18 and 118: insulating film spacers 20a and 110a: first interlayer insulating film pattern
22b, 122b : 식각 저지막 패턴 24b, 120a : 제2 층간 절연막 패턴22b, 122b: etching stopper film pattern 24b, 120a: second interlayer insulating film pattern
124b : 제3 층간 절연막 패턴 26, 126 : 마스크막 패턴124b: Third interlayer insulating film pattern 26, 126: Mask film pattern
28, 128 : 제1 홀 30, 130 : 제2 홀28, 128: 1st hole 30, 130: 2nd hole
32, 132 : 제3 홀 34, 134 : 콘택 홀 32, 132: third hole 34, 134: contact hole
36, 136 : 콘택 플러그 138 : 스토로지 노드36, 136: contact plug 138: storage node
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040028966A KR20050103689A (en) | 2004-04-27 | 2004-04-27 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR20050103689A true KR20050103689A (en) | 2005-11-01 |
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ID=37281502
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| KR1020040028966A KR20050103689A (en) | 2004-04-27 | 2004-04-27 | Method for manufacturing semiconductor device |
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| KR (1) | KR20050103689A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833201B1 (en) | 2007-06-15 | 2008-05-28 | 삼성전자주식회사 | Semiconductor device having fine patterns of wiring line integrated with contact plug and method of manufacturing the same |
-
2004
- 2004-04-27 KR KR1020040028966A patent/KR20050103689A/en not_active Application Discontinuation
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