KR20060099317A - Method of forming contact plugs of semiconductor device - Google Patents

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박제민
황유상
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삼성전자주식회사
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Abstract

반도체소자의 콘택플러그 형성방법들을 제공한다. 비트라인들 보다 상부 레벨에 상부 콘택 개구부들을 형성하고, 상기 상부 콘택 개구부들의 내벽에 콘택 스페이서들을 형성한다. 상기 콘택 스페이서들을 식각마스크로 이용하여 하부 콘택 개구부들을 형성한다. 이에 따라, 상기 하부 콘택 개구부들은 평면도 상에서 보여 질 때 상기 상부 콘택 개구부들 보다 작은 크기를 갖도록 형성된다. 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 여기서, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 스토리지 랜딩패드들에 접촉하는 면보다 크게 형성되고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성된다. 이에 더하여, 상기 콘택 스페이서가 도전성 스페이서인 경우, 상기 콘택 스페이서는 상기 매몰콘택 플러그의 상부면을 확장해주는 역할을 할 수 있다.Provided are methods of forming contact plugs for semiconductor devices. Upper contact openings are formed at a level higher than the bit lines, and contact spacers are formed on inner walls of the upper contact openings. Lower contact openings are formed using the contact spacers as an etch mask. Accordingly, the lower contact openings are formed to have a smaller size than the upper contact openings when viewed in plan view. Buried contact plugs filling the lower contact openings and the upper contact openings. Here, the top surfaces of the investment contact plugs are formed to be larger than the surface contacting the storage landing pads when viewed from the top view and to be eccentric with respect to the storage landing pads. In addition, when the contact spacer is a conductive spacer, the contact spacer may serve to extend an upper surface of the investment contact plug.

Description

반도체소자의 콘택플러그 형성방법{Method of forming contact plugs of semiconductor device}Method of forming contact plugs of semiconductor device

도 1은 종래의 디램(DRAM) 제조방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional DRAM manufacturing method.

도 2 내지 도 13은 본 발명의 실시 예에 따른 디램(DRAM) 제조방법을 설명하기 위한 평면도들 및 단면도들이다.2 to 13 are plan views and cross-sectional views illustrating a DRAM manufacturing method according to an exemplary embodiment of the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 매몰콘택 플러그를 갖는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a buried contact plug.

전자제품들의 경-박-단-소화 경향에 따라 상기 전자제품들에 사용되는 반도체소자들의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 상기 고집적화 기술에는 상기 반도체소자들의 구성요소들을 축소하는 기술 및 상기 반도체소자들의 구성요소들을 효율적으로 배치하는 기술이 있다. 예를 들면, 디램(dynamic random access memory; DRAM)과 같은 반도체기억소자는 복수개의 메모리 셀들을 구비한다. 상기 메모리 셀은 8F2 의 평면적을 갖는 구조가 널리 사용되고 있다. 또한, 상기 메 모리 셀의 평면적을 6F2 또는 4F2 로 배치하는 기술이 연구되고 있다. 여기서, 상기 F는 최소회로크기(minimum feature size)를 의미한다.In accordance with the trend of light-thin-short-extinguishment of electronic products, research into high integration technology of semiconductor devices used in the electronic products is being actively conducted. The high integration technology includes a technique of reducing the components of the semiconductor devices and a technique of efficiently disposing the components of the semiconductor devices. For example, a semiconductor memory device such as a dynamic random access memory (DRAM) includes a plurality of memory cells. The structure having a planar area of 8F 2 is widely used. In addition, a technique for arranging the planar area of the memory cells to 6F 2 or 4F 2 has been studied. In this case, F denotes a minimum feature size.

상기 메모리 셀은 셀 트랜지스터들, 셀 커패시터들 및 상호연결부들을 갖는다. 집적효율을 높이기 위하여, 반도체기판 상에 상기 셀 트랜지스터를 형성하고, 층간절연막을 적층한 다음, 상기 층간절연막 상에 상기 셀 커패시터를 형성하는 기술이 널리 사용되고 있다. 상기 셀 트랜지스터의 소스/드레인 영역들은 상기 셀 커패시터의 하부전극 또는 비트라인에 연결되며, 상기 셀 트랜지스터의 게이트전극은 워드라인에 연결된다. 그런데 상기 셀 트랜지스터의 축소 지향에 따라 상호연결배선들을 배치하는 것이 매우 어려워진다.The memory cell has cell transistors, cell capacitors and interconnects. In order to increase the integration efficiency, a technique of forming the cell transistor on a semiconductor substrate, stacking an interlayer insulating film, and then forming the cell capacitor on the interlayer insulating film is widely used. Source / drain regions of the cell transistor are connected to a lower electrode or a bit line of the cell capacitor, and a gate electrode of the cell transistor is connected to a word line. However, it is very difficult to arrange interconnection wirings according to the reduction direction of the cell transistors.

도 1은 종래의 디램(DRAM) 제조방법을 설명하기 위하여 비트라인을 가로지르는 방향으로 절단한 단면도이다.1 is a cross-sectional view taken in a direction crossing a bit line to explain a conventional DRAM manufacturing method.

도 1을 참조하면, 반도체기판(1) 내의 소정영역에 활성영역들(2)을 한정하는 소자분리막(3)을 형성한다. 상기 활성영역들(2) 상에 게이트유전막들(도시하지 않음)을 형성한다. 상기 게이트유전막들 상에 상기 활성영역들(2)을 가로지르며 차례로 적층된 게이트전극들(도시하지 않음) 및 보호막패턴들(도시하지 않음)을 형성한다. 상기 게이트전극들은 연장되어 워드라인의 역할을 한다. 상기 게이트전극들을 갖는 반도체기판(1) 전면상에 하부층간절연막(lower inter level dielectrics; 13)을 형성한다. 상기 하부층간절연막(13)을 관통하여 상기 활성영역들(2)에 접촉하는 스토리지 랜딩패드들(15) 및 비트라인 랜딩패드들(16)을 형성한다. 상기 스토리지 랜딩패드들(15) 및 상기 비트라인 랜딩패드들(16)을 갖는 반도체기판(1) 상에 중간 층간절연막(intermediate inter level dielectrics; 23)을 형성한다. 상기 중간 층간절연막(23) 내에 상기 비트라인 랜딩패드들(16)과 접촉하는 비트라인 플러그들(19) 및 상기 비트라인 플러그들(19) 상을 가로지르는 비트라인들(21)을 형성한다. 상기 비트라인들(21)은 상기 비트라인 플러그들(19) 및 상기 비트라인 랜딩패드들(16)을 통하여 상기 활성영역들(2)에 전기적으로 접속된다. 또한, 상기 중간 층간절연막(23) 내에 상기 스토리지 랜딩패드들(15)과 접촉하는 매몰콘택 플러그들(buried contact plugs; 25)을 형성한다. 상기 매몰콘택 플러그들(25)의 상부면들을 노출시킨다. 상기 매몰콘택 플러그들(25) 상에 중간 패드들(intermediate pads; 27)을 형성한다. 상기 중간 패드들(27)을 갖는 반도체기판(1) 상에 상부 층간절연막(upper inter level dielectrics; 29)을 형성한다. 상기 중간 패드들(27)의 상부면들을 노출시킨다. 상기 노출된 중간 패드들(27) 상에 차례로 적층된 스토리지 노드들(31), 커패시터 유전막(33) 및 플레이트 노드(35)를 형성한다. 여기서, 상기 스토리지 노드들(31)은 커패시터의 하부전극 역할을 하며, 상기 플레이트 노드(35)는 커패시터의 상부전극 역할을 한다. 또한, 상기 스토리지 노드(31)는 상기 중간 패드(27), 상기 매몰콘택 플러그(25) 및 상기 스토리지 랜딩패드(15)를 통하여 상기 활성영역(2)에 전기적으로 접속된다.Referring to FIG. 1, a device isolation layer 3 defining active regions 2 is formed in a predetermined region of a semiconductor substrate 1. Gate dielectric layers (not shown) are formed on the active regions 2. Gate electrodes (not shown) and passivation layer patterns (not shown) may be formed on the gate dielectric layers to sequentially cross the active regions 2. The gate electrodes extend to serve as word lines. Lower inter level dielectrics 13 are formed on the entire surface of the semiconductor substrate 1 having the gate electrodes. Storage landing pads 15 and bit line landing pads 16 are formed through the lower interlayer insulating layer 13 to contact the active regions 2. Intermediate inter level dielectrics 23 are formed on the semiconductor substrate 1 having the storage landing pads 15 and the bit line landing pads 16. Bit line plugs 19 contacting the bit line landing pads 16 and bit lines 21 crossing the bit line plugs 19 are formed in the intermediate interlayer insulating layer 23. The bit lines 21 are electrically connected to the active regions 2 through the bit line plugs 19 and the bit line landing pads 16. In addition, buried contact plugs 25 are formed in the intermediate interlayer insulating layer 23 to contact the storage landing pads 15. Top surfaces of the investment contact plugs 25 are exposed. Intermediate pads 27 are formed on the investment contact plugs 25. Upper inter level dielectrics 29 are formed on the semiconductor substrate 1 having the intermediate pads 27. Top surfaces of the intermediate pads 27 are exposed. The storage nodes 31, the capacitor dielectric layer 33, and the plate node 35 that are sequentially stacked on the exposed intermediate pads 27 are formed. Here, the storage nodes 31 serve as a lower electrode of the capacitor, and the plate node 35 serves as an upper electrode of the capacitor. In addition, the storage node 31 is electrically connected to the active area 2 through the intermediate pad 27, the investment contact plug 25, and the storage landing pad 15.

상기 스토리지 노드들(31)은 일정한 크기로 규칙적인 배열을 하는 것이 고집적화 측면에서 유리하다. 그런데 상기 매몰콘택 플러그들(25)은 상기 비트라인들(21) 및 상기 비트라인 랜딩패드들(16)과의 접촉을 피하여 상기 스토리지 랜딩패드 들(15)에 접촉되도록 형성하여야 한다. 이에 더하여, 상기 매몰콘택 플러그들(25)은 인접한 다른 스토리지 랜딩패드들(15)과의 접촉을 피하여 형성하여야 한다. 즉, 상기 매몰콘택 플러그들(25)은 규칙적인 배열을 하는 것이 매우 어렵다. 결과적으로, 상기 중간 패드들(27)을 이용하여 상기 스토리지 노드들(31)의 배열 여유를 확보하여야 한다. 이 경우에, 상기 중간 패드들(27)을 형성하기 위한 추가 공정이 필요하다. 또한, 상기 중간 패드들(27)의 배열 여유 확보에 따른 면적 손실이 발생한다.The storage nodes 31 are advantageously arranged in a regular size in terms of high integration. However, the buried contact plugs 25 should be formed in contact with the storage landing pads 15 to avoid contact with the bit lines 21 and the bit line landing pads 16. In addition, the buried contact plugs 25 should be formed to avoid contact with other adjacent storage landing pads 15. That is, it is very difficult for the buried contact plugs 25 to have a regular arrangement. As a result, an array margin of the storage nodes 31 should be secured by using the intermediate pads 27. In this case, an additional process for forming the intermediate pads 27 is needed. In addition, an area loss occurs due to securing an array margin of the intermediate pads 27.

결론적으로, 상기 콘택플러그가 인접한 도전성패턴들에 전기적으로 접속되는 것을 방지하기 위한 노력이 지속적으로 요구된다.In conclusion, efforts are continuously required to prevent the contact plug from being electrically connected to adjacent conductive patterns.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 중간 패드들을 형성하는 공정을 생략하면서 인접한 도전성패턴들에 전기적으로 접속되는 것을 방지할 수 있는 반도체소자의 콘택플러그 형성방법들을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to improve the above-described problems of the related art. The method for forming a contact plug of a semiconductor device capable of preventing electrical connection to adjacent conductive patterns while omitting a process of forming intermediate pads may be performed. To provide them.

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체소자의 콘택플러그 형성방법들을 제공한다. 이 방법들은 반도체기판 상에 하부 층간절연막을 형성하는 것을 포함한다. 상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성한다. 상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성한다. 상기 중간 층간 절연막 상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막을 부분적으로 제거하여 상부 콘택 개구부들을 형성한다. 상기 상부 콘택 개구부들의 내벽에 콘택 스페이서들을 형성한다. 상기 콘택 스페이서들을 식각마스크로 이용하여 상기 상부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역들을 노출시키는 하부 콘택 개구부들을 형성한다. 상기 하부 콘택 개구부들은 평면도 상에서 보여 질 때 상기 상부 콘택 개구부들 보다 작은 크기를 갖도록 형성한다. 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 여기서, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들에 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성한다.In order to achieve the above technical problem, the present invention provides methods for forming a contact plug of a semiconductor device. These methods include forming a lower interlayer insulating film on a semiconductor substrate. Bit line landing pads and storage landing pads penetrating the lower interlayer insulating layer are formed. An intermediate interlayer insulating layer is formed on the lower interlayer insulating layer, the bit line landing pads, and the storage landing pads. An upper interlayer insulating film is formed on the intermediate interlayer insulating film. The upper interlayer insulating layer is partially removed to form upper contact openings. Contact spacers are formed on inner walls of the upper contact openings. Using the contact spacers as an etch mask, the upper interlayer insulating layer and the intermediate interlayer insulating layer are partially removed to form lower contact openings exposing at least some regions of the storage landing pads and the lower interlayer insulating layer. The lower contact openings are formed to have a smaller size than the upper contact openings when viewed in plan view. Buried contact plugs filling the lower contact openings and the upper contact openings. Here, the top surfaces of the investment contact plugs are formed to be larger than the surface contacting the storage landing pads when viewed in plan view, and to be eccentric with respect to the storage landing pads.

본 발명의 몇몇 실시 예들에서, 상기 중간 층간절연막을 형성한 후, 상기 중간 층간절연막을 패터닝하여 상기 비트라인 랜딩패드들을 노출시키는 비트라인 콘택홀들을 형성할 수 있다. 상기 비트라인 콘택홀의 내벽에 비트라인 플러그 스페이서를 형성할 수 있다. 상기 비트라인 콘택홀들을 메우는 비트라인 플러그, 상기 비트라인 플러그 상을 가로지르며 차례로 적층된 비트라인들 및 캐핑 패턴들을 형성할 수 있다. 상기 캐핑 패턴은 질화막으로 형성할 수 있다.In some embodiments of the present disclosure, after forming the intermediate interlayer insulating layer, the intermediate interlayer insulating layer may be patterned to form bit line contact holes exposing the bit line landing pads. A bit line plug spacer may be formed on an inner wall of the bit line contact hole. Bit line plugs filling the bit line contact holes, bit lines stacked across the bit line plug, and capping patterns sequentially stacked may be formed. The capping pattern may be formed of a nitride film.

다른 실시 예들에서, 상기 상부 층간절연막을 형성한 후, 상기 상부 층간절연막을 평탄화 하여 상기 캐핑 패턴들을 노출시킬 수 있다. 이어서, 상기 상부 층간절연막 및 상기 캐핑 패턴 상에 마스크패턴을 형성할 수 있다. 상기 마스크패턴 은 상기 상부 층간절연막 및 상기 캐핑 패턴을 가로지르며 인접한 두개의 상기 스토리지 랜딩패드들 상부를 노출시키는 개구부를 갖도록 형성할 수 있다. 상기 마스크패턴을 식각마스크로 사용하여 상기 상부 층간절연막을 이방성식각하여 예비 매몰콘택 개구부들을 형성할 수 있다. 상기 예비 매몰콘택 개구부들을 등방성 식각하여 상기 상부 콘택 개구부를 형성할 수 있다. 상기 상부 콘택 개구부는 상기 비트라인 보다 상부 레벨에 형성하는 것이 바람직하다.In other embodiments, after forming the upper interlayer insulating layer, the upper interlayer insulating layer may be planarized to expose the capping patterns. Subsequently, a mask pattern may be formed on the upper interlayer insulating layer and the capping pattern. The mask pattern may be formed to have an opening crossing the upper interlayer insulating layer and the capping pattern and exposing two adjacent upper storage landing pads. The buried contact openings may be formed by anisotropically etching the upper interlayer insulating layer using the mask pattern as an etching mask. The preliminary buried contact openings may be isotropically etched to form the upper contact openings. The upper contact opening may be formed at a level higher than the bit line.

또 다른 실시 예들에서, 상기 콘택 스페이서는 상기 상부 층간절연막 및 상기 중간 층간절연막 과의 식각선택비를 갖는 도전성 스페이서 또는 절연성 스페이서로 형성할 수 있다. 상기 도전성 스페이서는 폴리실리콘막 또는 금속막으로 형성할 수 있다.In example embodiments, the contact spacer may be formed of a conductive spacer or an insulating spacer having an etch selectivity between the upper interlayer insulating layer and the intermediate interlayer insulating layer. The conductive spacer may be formed of a polysilicon film or a metal film.

또 다른 실시 예들에서, 상기 하부 콘택 개구부들을 형성한 후, 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우고 상기 마스크패턴 상을 덮도록 매몰콘택 도전막을 형성할 수 있다. 상기 캐핑 패턴의 상부면들이 노출될 때 까지 상기 매몰콘택 도전막을 평탄화하여 상기 매몰콘택 플러그들을 형성할 수 있다.In some embodiments, after the lower contact openings are formed, an investment contact conductive layer may be formed to fill the lower contact openings and the upper contact openings and cover the mask pattern. The buried contact plugs may be formed by planarizing the buried contact conductive layer until the upper surfaces of the capping patterns are exposed.

또한, 본 발명은 반도체소자의 콘택플러그를 형성하는 다른 방법들을 제공한다. 상기 다른 방법들은 반도체기판 상에 하부 층간절연막을 형성하는 것을 포함한다. 상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성한다. 상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성한다. 상기 중간 층간절연막 상에 상기 비트라인 랜딩패드들 상을 가로지르며 차례로 적층된 비트라인들 및 캐핑 패 턴들을 형성한다. 상기 비트라인들을 갖는 반도체기판 전면상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막을 평탄화하여 상기 캐핑 패턴들의 상부면들을 노출시킨다. 상기 상부 층간절연막 및 상기 캐핑 패턴들 상에 마스크패턴을 형성한다. 상기 상부 층간절연막을 부분적으로 제거하여 상기 비트라인들 보다 상부 레벨에 상부 콘택 개구부들을 형성한다. 상기 상부 콘택 개구부들의 내벽에 콘택 스페이서들을 형성한다. 상기 마스크패턴 및 상기 콘택 스페이서들을 식각마스크로 이용하여 상기 상부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역들을 노출시키는 하부 콘택 개구부들을 형성한다. 상기 하부 콘택 개구부들은 평면도 상에서 보여 질 때 상기 상부 콘택 개구부들 보다 작은 크기를 갖도록 형성한다. 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 여기서, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들에 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성한다.The present invention also provides other methods of forming contact plugs for semiconductor devices. The other methods include forming a lower interlayer insulating film on a semiconductor substrate. Bit line landing pads and storage landing pads penetrating the lower interlayer insulating layer are formed. An intermediate interlayer insulating layer is formed on the lower interlayer insulating layer, the bit line landing pads, and the storage landing pads. Bit lines and capping patterns may be formed on the intermediate interlayer insulating layer to be sequentially stacked on the bit line landing pads. An upper interlayer insulating film is formed on the entire surface of the semiconductor substrate having the bit lines. The upper interlayer insulating layer is planarized to expose upper surfaces of the capping patterns. A mask pattern is formed on the upper interlayer insulating layer and the capping patterns. The upper interlayer insulating layer is partially removed to form upper contact openings at a level higher than the bit lines. Contact spacers are formed on inner walls of the upper contact openings. The upper interlayer insulating layer and the intermediate interlayer insulating layer are partially removed by using the mask pattern and the contact spacers as etch masks to form lower contact openings exposing at least some regions of the storage landing pads and the lower interlayer insulating layer. . The lower contact openings are formed to have a smaller size than the upper contact openings when viewed in plan view. Buried contact plugs filling the lower contact openings and the upper contact openings. Here, the top surfaces of the investment contact plugs are formed to be larger than the surface contacting the storage landing pads when viewed in plan view, and to be eccentric with respect to the storage landing pads.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.

도 2 내지 도 13은 본 발명의 실시 예에 따른 디램(DRAM) 제조방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 2는 본 발명의 실시 예에 따른 디램(DRAM) 제조방법 중 콘택 개구부 및 콘택 스페이서를 형성하는 단계를 보여주는 평면도이고, 도 3, 도 5 및 도7은 도 2의 절단선 I-I' 에 따라 취해진 단면도들이며, 도 4, 도 6 및 도 8은 도 2의 절단선 Ⅱ-Ⅱ' 에 따라 취해진 단면도들이다. 도 9는 본 발명의 실시 예에 따른 디램(DRAM) 제조방법 중 매몰콘택 플러그를 형성하는 단계를 보여주는 평면도이고, 도 10 및 도12는 도 9의 절단선 I-I' 에 따라 취해진 단면도들이며, 도 11 및 도13은 도 9의 절단선 Ⅱ-Ⅱ' 에 따라 취해진 단면도들이다.2 to 13 are plan views and cross-sectional views illustrating a DRAM manufacturing method according to an exemplary embodiment of the present invention. Specifically, FIG. 2 is a plan view illustrating a step of forming a contact opening and a contact spacer in a DRAM manufacturing method according to an embodiment of the present invention, and FIGS. 3, 5, and 7 are cut lines II 'of FIG. 4, 6 and 8 are cross-sectional views taken along the cutting line II-II 'of FIG. FIG. 9 is a plan view illustrating a process of forming a buried contact plug in a DRAM manufacturing method according to an exemplary embodiment of the present invention. FIGS. 10 and 12 are cross-sectional views taken along the line II ′ of FIG. 9, and FIG. 11. And FIG. 13 is a cross-sectional view taken along cut line II-II 'of FIG.

도 2, 도 3 및 도 4를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성한다. 상기 소자분리막(53)은 활성영역들(52)을 한정한다. 상기 활성영역들(52)은 도 2에 도시된 바와 같이 막대형일 수 있으며 서로 어긋나게 형성될 수 있다. 상기 소자분리막(53)은 상기 반도체기판(51) 내에 형성된 트렌치 영역을 채우는 절연막, 예를 들면, 고밀도 플라즈마 산화막(HDP oxide)으로 형성할 수 있다. 상기 활성영역들(52)의 상부를 가로지르며 서로 평행한 워드라인들(59)을 형성한다. 구체적으로, 상기 소자분리막(53)을 갖는 반도체기판(51) 상에 게이트유전막(55), 하부게이트 도전막, 상부게이트 도전막 및 하드마스크막을 차례로 적층한다. 상기 게이트유전막(55)은 열산화법에 의한 실리콘산화막으로 형성할 수 있다. 상기 하부게이트 도전막은 폴리실리콘막으로 형성할 수 있다. 상기 상부게이트 도전막은 텅스텐실리사이드(WSi)막과 같은 금속실리사이드막으로 형성할 수 있다. 상기 하드마스크막은 실리콘질화막(SiN) 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 상기 하드마스크막, 상기 상부게이트 도전막 및 상기 하부게이트 도전막을 연속적으로 패터닝 하여 하드마스크 패턴(61), 상부게이트 도전성패턴(58) 및 하부게이트 도전성패턴(57)을 형성한다. 차례로 적층된 상기 하부게이트 도전성패턴(57) 및 상기 상부게이트 도전성패턴(58)은 게이트전극(59) 역할을 한다. 또한, 상기 게이트전극(59)은 연장되어 상기 워드라인(59)을 구성한다.2, 3, and 4, an isolation layer 53 is formed in a predetermined region of the semiconductor substrate 51. The device isolation layer 53 defines the active regions 52. The active regions 52 may be rod-shaped as shown in FIG. 2 and may be formed to be offset from each other. The device isolation layer 53 may be formed of an insulating layer filling the trench region formed in the semiconductor substrate 51, for example, a high density plasma oxide (HDP oxide). Word lines 59 are formed to cross the upper portions of the active regions 52 and be parallel to each other. Specifically, the gate dielectric film 55, the lower gate conductive film, the upper gate conductive film, and the hard mask film are sequentially stacked on the semiconductor substrate 51 having the device isolation film 53. The gate dielectric film 55 may be formed of a silicon oxide film by thermal oxidation. The lower gate conductive layer may be formed of a polysilicon layer. The upper gate conductive layer may be formed of a metal silicide layer such as a tungsten silicide (WSi) layer. The hard mask layer may be formed of a silicon nitride layer (SiN) or a silicon oxynitride layer (SiON). The hard mask layer, the upper gate conductive layer, and the lower gate conductive layer are successively patterned to form a hard mask pattern 61, an upper gate conductive pattern 58, and a lower gate conductive pattern 57. The lower gate conductive pattern 57 and the upper gate conductive pattern 58 which are sequentially stacked serve as the gate electrode 59. In addition, the gate electrode 59 extends to constitute the word line 59.

도 2에 도시된 바와 같이, 하나의 상기 활성영역(52) 상에 두개의 셀 트랜지스터들을 형성하는 방식이 널리 사용된다. 즉, 상기 활성영역(52) 상에 두개의 상기 게이트전극들(59)이 형성될 수 있다. 상기 워드라인들(59)은 평면도로부터 보여 질 때 서로 평행하도록 형성될 수 있다. 이 경우에, 상기 소자분리막(53) 상에도 상기 워드라인들(59)이 가로지르도록 형성될 수 있다.As shown in FIG. 2, a method of forming two cell transistors on one active region 52 is widely used. That is, two gate electrodes 59 may be formed on the active region 52. The word lines 59 may be formed to be parallel to each other when viewed from a plan view. In this case, the word lines 59 may also be formed to cross the device isolation layer 53.

이어서, 상기 반도체기판(51) 전면상에 콘포말한 스페이서 절연막을 형성할 수 있다. 상기 스페이서 절연막은 화학기상증착방법에 의한 실리콘질화막(SiN)으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 하드마스크 패턴(61) 및 상기 게이트전극(59)의 측벽들을 덮는 절연성 스페이서들(63)을 형성할 수 있다.Subsequently, a conformal spacer insulating film may be formed on the entire surface of the semiconductor substrate 51. The spacer insulating film may be formed of a silicon nitride film (SiN) by a chemical vapor deposition method. The spacer insulating layer 63 may be anisotropically etched to form insulating spacers 63 covering sidewalls of the hard mask pattern 61 and the gate electrode 59.

상기 게이트전극들(59)을 갖는 반도체기판(51) 상에 하부 층간절연막(lower inter level dielectrics; 65)을 적층한다. 상기 하부 층간절연막(65)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 하부 층간절연막(65)의 상부면은 평탄화 시키는 것이 바람직하다.Lower inter level dielectrics 65 are stacked on the semiconductor substrate 51 having the gate electrodes 59. The lower interlayer insulating film 65 may be formed of an insulating film such as a silicon oxide film. In addition, it is preferable to planarize the upper surface of the lower interlayer insulating film 65.

상기 하부 층간절연막(65)을 패터닝 하여 상기 활성영역들(52)을 노출시키는 랜딩패드 개구부들을 형성한다. 상기 랜딩패드 개구부들을 완전히 채우며 상기 하부 층간절연막(65) 상을 덮는 랜딩패드 도전막을 형성한다. 상기 랜딩패드 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 랜딩패드 도전막을 상기 금속막으로 형성할 경우, 상기 랜딩패드 도전막은 텅스텐(W)막으로 형성할 수 있다. 상기 랜딩패드 도전막을 평탄화 하여 비트라인 랜딩패드들(68) 및 스토리지 랜딩패드들(69)을 형성한다. 상기 랜딩패드 도전막을 평탄화 하는 공정은 상기 하부 층간절연막(65)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다.The lower interlayer insulating layer 65 is patterned to form landing pad openings exposing the active regions 52. A landing pad conductive layer is formed to completely fill the landing pad openings and to cover the lower interlayer insulating layer 65. The landing pad conductive layer may be formed of a polysilicon layer or a metal layer. When the landing pad conductive layer is formed of the metal layer, the landing pad conductive layer may be formed of a tungsten (W) layer. The landing pad conductive layer may be planarized to form bit line landing pads 68 and storage landing pads 69. For the process of planarizing the landing pad conductive layer, a chemical mechanical polishing (CMP) process using the lower interlayer insulating layer 65 as a stop layer may be used.

도 2에 도시된 바와 같이, 하나의 상기 활성영역(52) 상에 두개의 상기 워드라인들(59)이 형성될 수 있다. 이 경우에, 상기 워드라인들(59) 사이의 상기 활성영역(52) 상에 상기 비트라인 랜딩패드(68)가 형성될 수 있고, 상기 비트라인 랜딩패드(68)를 가운데 두고 상기 워드라인들(59) 반대편의 상기 활성영역들(52) 상에 상기 스토리지 랜딩패드들(69)이 형성될 수 있다. 즉, 상기 비트라인 랜딩패드들(68)은 상기 하부 층간절연막(65)을 관통하여 상기 워드라인들(59) 사이의 상기 활성영역들(52)에 전기적으로 접속될 수 있으며, 상기 스토리지 랜딩패드들(69)은 상기 하부 층간절연막(65)을 관통하여 상기 비트라인 랜딩패드(68)에서 상기 워드라 인들(59) 반대편의 상기 활성영역들(52)에 전기적으로 접속될 수 있다. 또한, 상기 하부 층간절연막(65), 상기 비트라인 랜딩패드들(68) 및 상기 스토리지 랜딩패드들(69)은 실질적으로 동일평면 상에 노출될 수 있다.As illustrated in FIG. 2, two word lines 59 may be formed on one active region 52. In this case, the bit line landing pad 68 may be formed on the active region 52 between the word lines 59 and the word lines with the bit line landing pad 68 at the center. The storage landing pads 69 may be formed on the active regions 52 opposite to each other. That is, the bit line landing pads 68 may be electrically connected to the active regions 52 between the word lines 59 through the lower interlayer insulating layer 65, and the storage landing pads. The holes 69 may be electrically connected to the active regions 52 opposite to the word lines 59 in the bit line landing pad 68 through the lower interlayer insulating layer 65. In addition, the lower interlayer insulating layer 65, the bit line landing pads 68, and the storage landing pads 69 may be exposed on substantially the same plane.

상기 하부 층간절연막(65), 상기 비트라인 랜딩패드들(68) 및 상기 스토리지 랜딩패드들(69) 상에 중간 층간절연막(intermediate inter level dielectrics; 73)을 형성한다. 상기 중간 층간절연막(73)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 중간 층간절연막(73)의 상부면은 평탄화 시키는 것이 바람직하다. 상기 중간 층간절연막(73)을 패터닝 하여 상기 비트라인 랜딩패드들(68)을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 비트라인 콘택홀들의 내벽에 비트라인 플러그 스페이서들(75)을 형성할 수 있다. 상기 비트라인 플러그 스페이서들(75)은 상기 중간 층간절연막(73)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 중간 층간절연막(73)이 실리콘산화막인 경우에, 상기 비트라인 플러그 스페이서들(75)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 그러나 상기 비트라인 플러그 스페이서들(75)은 생략될 수도 있다. 상기 비트라인 콘택홀들을 완전히 메우고 상기 중간 층간절연막(73) 상을 덮도록 비트라인 도전막 및 캐핑막을 형성한다. 상기 비트라인 도전막은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 비트라인 도전막은 장벽금속막 및 금속막을 차례로 적층하여 형성할 수도 있다. 상기 장벽금속막은 티타늄 질화막으로 형성할 수 있으며, 상기 금속막은 텅스텐(W)막으로 형성할 수 있다. 이에 더하여, 상기 비트라인 도전막은 상기 금속막 만으로 형성할 수도 있다. 상기 캐핑막은 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 상기 캐핑막 및 상기 비트라인 도전막을 패터닝 하여 상기 워드라인들(59)을 가로지르는 캐핑 패턴들(83) 및 비트라인들(81)을 형성한다. 그 결과, 상기 비트라인들(81)은 상기 중간 층간절연막(73)을 관통하는 비트라인 플러그들(77)에 의하여 상기 비트라인 랜딩패드들(68)에 전기적으로 접속될 수 있다. 상기 비트라인들(81)을 갖는 반도체기판(51) 상에 상부 층간절연막(upper inter level dielectrics; 79)을 적층한다. 상기 상부 층간절연막(79)은 상기 캐핑 패턴들(83)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 캐핑 패턴들(83)이 실리콘질화막 또는 실리콘산질화막과 같은 질화막인 경우에, 상기 상부 층간절연막(79)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 상부 층간절연막(79)의 상부면은 평탄화 시키는 것이 바람직하다. 상기 상부 층간절연막(79)을 평탄화 하는 공정은 상기 캐핑 패턴들(83)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다.Intermediate inter level dielectrics 73 are formed on the lower interlayer dielectric 65, the bit line landing pads 68, and the storage landing pads 69. The intermediate interlayer insulating film 73 may be formed of an insulating film such as a silicon oxide film. In addition, it is preferable to planarize the upper surface of the intermediate interlayer insulating film 73. The intermediate interlayer insulating layer 73 is patterned to form bit line contact holes exposing the bit line landing pads 68. Bit line plug spacers 75 may be formed on inner walls of the bit line contact holes. The bit line plug spacers 75 may be formed of an insulating layer having an etch selectivity with respect to the intermediate interlayer insulating layer 73. When the intermediate interlayer insulating film 73 is a silicon oxide film, the bit line plug spacers 75 may be formed of a nitride film such as a silicon nitride film or a silicon oxynitride film. However, the bit line plug spacers 75 may be omitted. A bit line conductive layer and a capping layer are formed to completely fill the bit line contact holes and cover the intermediate interlayer insulating layer 73. The bit line conductive layer may be formed of a polysilicon layer. The bit line conductive film may be formed by sequentially stacking a barrier metal film and a metal film. The barrier metal film may be formed of a titanium nitride film, and the metal film may be formed of a tungsten (W) film. In addition, the bit line conductive layer may be formed of only the metal layer. The capping film may be formed of a nitride film such as a silicon nitride film or a silicon oxynitride film. The capping layer and the bit line conductive layer are patterned to form capping patterns 83 and bit lines 81 that cross the word lines 59. As a result, the bit lines 81 may be electrically connected to the bit line landing pads 68 by bit line plugs 77 passing through the intermediate interlayer insulating layer 73. Upper inter level dielectrics 79 are stacked on the semiconductor substrate 51 having the bit lines 81. The upper interlayer insulating layer 79 may be formed of an insulating layer having an etch selectivity with respect to the capping patterns 83. When the capping patterns 83 are a nitride film such as a silicon nitride film or a silicon oxynitride film, the upper interlayer insulating film 79 may be formed of an insulating film such as a silicon oxide film. In addition, it is preferable to planarize the upper surface of the upper interlayer insulating film 79. In the planarization of the upper interlayer insulating layer 79, a chemical mechanical polishing (CMP) process using the capping patterns 83 as a stop layer may be used.

상기 상부 층간절연막(79) 상에 마스크막(86)을 형성한다. 상기 마스크막(86)은 상기 상부 층간절연막(79)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 상부 층간절연막(79)이 실리콘산화막인 경우에, 상기 마스크막(86)은 폴리실리콘막, 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다.A mask film 86 is formed on the upper interlayer insulating film 79. The mask layer 86 may be formed of a material layer having an etch selectivity with respect to the upper interlayer insulating layer 79. When the upper interlayer insulating film 79 is a silicon oxide film, the mask film 86 may be formed of a polysilicon film, a silicon nitride film, or a silicon oxynitride film.

도 2, 도 5 및 도 6을 참조하면, 상기 마스크막(86)을 패터닝하여 마스크패턴(86P)을 형성한다. 상기 마스크패턴(86P)은 상기 스토리지 랜딩패드들(69) 상부 를 노출시키는 개구부를 갖도록 형성할 수 있다. 예를 들면, 상기 개구부는 상기 캐핑 패턴(83)을 가로지르며 두개의 상기 스토리지 랜딩패드들(69) 상부를 한꺼번에 노출시키는 직사각형 또는 타원형으로 형성할 수 있다.2, 5, and 6, the mask layer 86 is patterned to form a mask pattern 86P. The mask pattern 86P may be formed to have an opening that exposes upper portions of the storage landing pads 69. For example, the opening may be formed in a rectangular or elliptical shape that crosses the capping pattern 83 and exposes two upper portions of the storage landing pads 69 at one time.

상기 마스크패턴(86P)을 식각마스크로 이용하여 상기 상부 층간절연막(79)을 이방성식각하여 예비 매몰콘택 개구부들(87)을 형성한다. 상기 예비 매몰콘택 개구부들(87)의 바닥면들은 상기 비트라인들(81) 보다 상부 레벨에 형성하는 것이 바람직하다.The upper interlayer insulating layer 79 is anisotropically etched using the mask pattern 86P as an etch mask to form preliminary investment contact openings 87. Bottom surfaces of the preliminary investment contact openings 87 may be formed at a level higher than the bit lines 81.

도 2, 도 7 및 도 8을 참조하면, 상기 예비 매몰콘택 개구부들(87)을 확장하여 상부 콘택 개구부들(87')을 형성한다. 상기 예비 매몰콘택 개구부들(87)을 확장하는 공정은 예를 들면, 불산(HF)을 함유하는 습식세정용액을 이용할 수 있다. 상기 예비 매몰콘택 개구부들(87)을 확장하는 동안, 상기 상부 층간절연막(79)이 등방성 식각되어 상기 마스크패턴(86P)의 하부에 언더컷 영역이 발생할 수 있다. 즉, 상기 캐핑 패턴(83)의 측벽들이 노출될 수 있다. 이 경우에, 상기 상부 층간절연막(79) 및 상기 캐핑 패턴(83) 간의 식각선택비를 이용하여 상기 캐핑 패턴(83)이 식각되는 것을 방지할 수 있다. 상기 상부 콘택 개구부들(87')의 바닥면들 또한 상기 비트라인들(81) 보다 상부 레벨에 형성하는 것이 바람직하다. 그 결과, 상기 상부 콘택 개구부들(87')은 평면도 상에서 보여 질 때 직사각형 또는 타원형으로 형성될 수 있으며, 상기 스토리지 랜딩패드들(69)에 대하여 편심 되도록 형성될 수 있다.2, 7, and 8, the preliminary investment contact openings 87 are extended to form upper contact openings 87 ′. The process of expanding the preliminary investment contact openings 87 may use, for example, a wet cleaning solution containing hydrofluoric acid (HF). While the preliminary investment contact openings 87 are extended, the upper interlayer insulating layer 79 may be isotropically etched to generate an undercut region under the mask pattern 86P. That is, sidewalls of the capping pattern 83 may be exposed. In this case, the capping pattern 83 may be prevented from being etched by using an etching selectivity between the upper interlayer insulating layer 79 and the capping pattern 83. Bottom surfaces of the upper contact openings 87 ′ may also be formed at a level higher than the bit lines 81. As a result, the upper contact openings 87 ′ may be formed in a rectangular or oval shape when viewed in a plan view, and may be formed to be eccentric with respect to the storage landing pads 69.

상기 상부 콘택 개구부들(87')의 내벽들에 콘택 스페이서들(91)을 형성한다. 구체적으로, 상기 상부 콘택 개구부들(87')의 내벽들 및 상기 마스크패턴(86P)을 정합하게 덮는 스페이서 물질막을 형성할 수 있다. 상기 스페이서 물질막을 이방성식각하여 상기 콘택 스페이서들(91)을 형성할 수 있으며, 동시에, 상기 상부 콘택 개구부들(87')의 바닥면들을 노출시킬 수 있다. 상기 콘택 스페이서(91)는 상기 상부 층간절연막(79) 및 상기 중간 층간절연막(73) 과의 식각선택비를 갖는 도전성 스페이서 또는 절연성 스페이서로 형성하는 것이 바람직하다. 상기 콘택 스페이서(91)를 상기 도전성 스페이서로 형성하는 경우, 예를 들면, 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 콘택 스페이서(91)를 상기 절연성 스페이서로 형성하는 경우, 예를 들면, 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다.Contact spacers 91 are formed on inner walls of the upper contact openings 87 ′. Specifically, a spacer material film may be formed to conformally cover inner walls of the upper contact openings 87 ′ and the mask pattern 86P. The spacer spacers 91 may be anisotropically etched to form the contact spacers 91, and at the same time, bottom surfaces of the upper contact openings 87 ′ may be exposed. The contact spacer 91 may be formed of a conductive spacer or an insulating spacer having an etching selectivity between the upper interlayer insulating layer 79 and the intermediate interlayer insulating layer 73. When the contact spacer 91 is formed of the conductive spacer, for example, the contact spacer 91 may be formed of a polysilicon film or a metal film. When the contact spacer 91 is formed of the insulating spacer, for example, the contact spacer 91 may be formed of a nitride film such as a silicon nitride film or a silicon oxynitride film.

상기 마스크패턴(86P) 및 상기 콘택 스페이서들(91)을 식각마스크로 이용하여 상기 상부 층간절연막(79) 및 상기 중간 층간절연막(73)을 이방성식각하여 상기 스토리지 랜딩패드들(69)을 부분적으로 노출시키는 하부 콘택 개구부들(93)을 형성한다. 또한, 상기 하부 콘택 개구부(93)에는 상기 하부 층간절연막(65)의 일부영역이 노출될 수 있다. 즉, 상기 하부 콘택 개구부(93)는 상기 스토리지 랜딩패드들(69)에 대하여 편심을 갖도록 형성할 수 있다. 도 8에 도시된 바와 같이, 상기 캐핑 패턴(83) 및 상기 콘택 스페이서(91)를 합치면 상기 비트라인(81)의 폭보다 크다. 즉, 상기 하부 콘택 개구부(93)는 평면도 상에서 보여 질 때 상기 상부 콘택 개구부(87') 보다 작다. 이에 따라, 상기 상부 층간절연막(79) 및 상기 중간 층간절연막(73)을 이방성식각하는 동안, 상기 비트라인(81)의 측벽들이 노출되는 것을 방지할 수 있다. 즉, 상기 비트라인(81)의 측벽들에 상기 상부 층간절연막(79)이 잔존할 수 있으며, 상기 비트라인 플러그(77)의 측벽들에 상기 중간 층간절연막(73)이 잔존할 수 있다. 또한, 상기 상부 층간절연막(79) 및 상기 중간 층간절연막(73)을 이방성식각하는 동안, 상기 비트라인 랜딩패드들(68) 및 인접한 다른 스토리지 랜딩패드들(69)이 상기 하부 콘택 개구부(93) 내에 노출되는 것을 방지할 수 있다.The storage landing pads 69 are partially anisotropically etched by using the mask pattern 86P and the contact spacers 91 as etch masks to anisotropically etch the upper interlayer insulating layer 79 and the intermediate interlayer insulating layer 73. Lower contact openings 93 are formed to expose. In addition, a portion of the lower interlayer insulating layer 65 may be exposed in the lower contact opening 93. That is, the lower contact opening 93 may be formed to be eccentric with respect to the storage landing pads 69. As shown in FIG. 8, when the capping pattern 83 and the contact spacer 91 are combined, the width of the bit line 81 is greater than that of the bit line 81. That is, the lower contact opening 93 is smaller than the upper contact opening 87 'when viewed in plan view. Accordingly, it is possible to prevent sidewalls of the bit line 81 from being exposed while anisotropically etching the upper interlayer insulating layer 79 and the intermediate interlayer insulating layer 73. That is, the upper interlayer insulating layer 79 may remain on sidewalls of the bit line 81, and the intermediate interlayer insulating layer 73 may remain on sidewalls of the bitline plug 77. In addition, during the anisotropic etching of the upper interlayer insulating layer 79 and the intermediate interlayer insulating layer 73, the bit line landing pads 68 and other adjacent storage landing pads 69 are formed in the lower contact opening 93. Exposure to the inside can be prevented.

도 9, 도 10 및 도 11을 참조하면, 상기 상부 콘택 개구부들(87'), 상기 콘택 스페이서들(91) 및 상기 하부 콘택 개구부들(93)을 갖는 반도체기판(51) 상에 매몰콘택 도전막을 형성한다. 상기 매몰콘택 도전막은 상기 상부 콘택 개구부들(87') 및 상기 하부 콘택 개구부들(93)을 완전히 채우며 상기 마스크패턴(86P)을 덮도록 형성할 수 있다. 상기 매몰콘택 도전막은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 매몰콘택 도전막은 장벽금속막 및 금속막을 차례로 적층하여 형성할 수도 있다. 상기 장벽금속막은 티타늄 질화막으로 형성할 수 있으며, 상기 금속막은 텅스텐(W)막으로 형성할 수 있다. 이에 더하여, 상기 매몰콘택 도전막은 상기 금속막 만으로 형성할 수도 있다.9, 10, and 11, a buried contact conductive layer is formed on a semiconductor substrate 51 having the upper contact openings 87 ′, the contact spacers 91, and the lower contact openings 93. To form a film. The buried contact conductive layer may be formed to completely fill the upper contact openings 87 ′ and the lower contact openings 93 and cover the mask pattern 86P. The buried contact conductive film may be formed of a polysilicon film. The buried contact conductive film may be formed by sequentially stacking a barrier metal film and a metal film. The barrier metal film may be formed of a titanium nitride film, and the metal film may be formed of a tungsten (W) film. In addition, the investment contact conductive layer may be formed of only the metal layer.

상기 매몰콘택 도전막을 평탄화 하여 매몰콘택 플러그들(95)을 형성한다. 상기 매몰콘택 도전막을 평탄화 하는 공정은 상기 상부 층간절연막(79)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다. 이와는 달리, 상기 매몰콘택 도전막을 평탄화 하는 공정은 에치백 공정이 이용될 수도 있다. 또한, 상기 매몰콘택 도전막을 평탄화 하는 동안, 상기 마스크패턴(86P)이 함께 제거될 수 있다.The investment contact conductive layer is planarized to form investment contact plugs 95. The planarization of the buried contact conductive film may be performed by a chemical mechanical polishing (CMP) process using the upper interlayer insulating film 79 as a stop film. Alternatively, an etch back process may be used for the process of planarizing the investment contact conductive layer. In addition, the planarization of the investment contact conductive layer, the mask pattern 86P may be removed together.

그 결과, 상기 매몰콘택 플러그들(95), 상기 콘택 스페이서들(91), 상기 캐핑 패턴들(83) 및 상기 상부 층간절연막(79)은 실질적으로 동일 평면상에 노출될 수 있다. 또한, 상기 매몰콘택 플러그들(95)의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드(69)와 접촉하는 면보다 크게 형성되고 상기 스토리지 랜딩패드(69)에 대하여 편심을 갖도록 형성된다. 상기 매몰콘택 플러그들(95)은 상기 스토리지 랜딩패드들(69)을 통하여 상기 활성영역들(52)에 전기적으로 접속된다. 이에 더하여, 상기 콘택 스페이서(91)가 도전성 스페이서인 경우, 상기 콘택 스페이서(91)는 상기 매몰콘택 플러그(95)를 확장해주는 역할을 할 수 있다. 즉, 상기 상부 콘택 개구부들(87') 내에는 확장된 매몰콘택 플러그들(96)이 형성될 수 있다.As a result, the buried contact plugs 95, the contact spacers 91, the capping patterns 83, and the upper interlayer insulating layer 79 may be exposed on substantially the same plane. In addition, the upper surfaces of the investment contact plugs 95 are formed to be larger than the surface contacting the storage landing pad 69 when viewed in plan view, and formed to be eccentric with respect to the storage landing pad 69. The investment contact plugs 95 are electrically connected to the active regions 52 through the storage landing pads 69. In addition, when the contact spacer 91 is a conductive spacer, the contact spacer 91 may serve to extend the buried contact plug 95. That is, extended investment plugs 96 may be formed in the upper contact openings 87 ′.

도 9, 도 12 및 도 13을 참조하면, 상기 매몰콘택 플러그들(95)을 갖는 반도체기판(51) 상에 차례로 적층된 스토리지 노드(97), 커패시터 유전막(98) 및 플레이트 노드(99)를 형성한다. 상기 스토리지 노드들(97)은 상기 매몰콘택 플러그들(95)과 접촉하도록 형성한다. 여기서, 상기 스토리지 노드들(97)은 평면도 상에서 보여 질 때 일정한 간격으로 형성하는 것이 집적도 향상 측면에서 유리하다. 본 발명의 실시 예에 따르면, 상기 매몰콘택 플러그들(95)의 상부면들은 평면도 상에서 보여 질 때 일정한 간격으로 형성될 수 있으며, 상기 스토리지 랜딩패드(69)와 접촉하는 면보다 크게 형성될 수 있다. 이에 더하여, 상기 확장된 매몰콘택 플러그들(96)은 더욱 넓어진 상부면들을 갖는다. 이에 따라, 상기 스토리지 노드들(97) 및 상기 매몰콘택 플러그들(95) 간의 정렬여유를 충분히 확보할 수 있다.9, 12, and 13, the storage node 97, the capacitor dielectric layer 98, and the plate node 99 that are sequentially stacked on the semiconductor substrate 51 having the buried contact plugs 95 are formed. Form. The storage nodes 97 are formed to contact the buried contact plugs 95. In this case, it is advantageous to form the storage nodes 97 at regular intervals when viewed in plan view, in terms of improving integration density. According to an embodiment of the present disclosure, the upper surfaces of the investment contact plugs 95 may be formed at regular intervals when viewed in plan view, and may be formed larger than the surface in contact with the storage landing pad 69. In addition, the extended investment contact plugs 96 have wider top surfaces. Accordingly, sufficient alignment margin between the storage nodes 97 and the buried contact plugs 95 may be secured.

상기 스토리지 노드(97)는 커패시터의 하부전극 역할을 할 수 있으며, 상기 플레이트 노드(99)는 커패시터의 상부전극 역할을 할 수 있다. 결과적으로, 상기 커패시터들, 상기 셀 트랜지스터들 및 상기 매몰콘택 플러그들(95)을 갖는 디램(DRAM)을 제조할 수 있다.The storage node 97 may serve as a lower electrode of the capacitor, and the plate node 99 may serve as an upper electrode of the capacitor. As a result, a DRAM having the capacitors, the cell transistors, and the buried contact plugs 95 may be manufactured.

본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 매몰콘택 플러그들을 갖는 비휘발성 메모리소자 및 그 제조방법에도 적용될 수 있다.The present invention is not limited to the above-described embodiments and can be modified in various other forms within the spirit of the present invention. For example, the present invention can be applied to a nonvolatile memory device having a buried contact plug and a manufacturing method thereof.

상술한 바와 같이 본 발명에 따르면, 비트라인들 보다 상부 레벨에 상부 콘택 개구부들을 형성하고, 상기 상부 콘택 개구부들의 내벽에 콘택 스페이서들을 형성한다. 상기 콘택 스페이서들을 식각마스크로 이용하여 하부 콘택 개구부들을 형성한다. 이에 따라, 상기 하부 콘택 개구부들은 평면도 상에서 보여 질 때 상기 상부 콘택 개구부들 보다 작은 크기를 갖도록 형성된다. 또한, 상기 하부 콘택 개구부들을 형성하는 동안, 인접한 도전성패턴들이 노출되는 것을 방지할 수 있다. 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 여기서, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 스토리지 랜딩패드들에 접촉하는 면보다 크게 형성되고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성된다. 이에 더하여, 상기 콘택 스페이서가 도전성 스페이서인 경우, 상기 콘택 스페이서는 상기 매몰콘택 플러그의 상부면을 확장해주는 역할을 할 수 있다. 상기 매몰콘택 플러그들 상에 스토리지 노드들을 형성한 다. 결과적으로, 상기 스토리지 노드들 및 상기 매몰콘택 플러그들 간의 정렬여유를 충분히 확보할 수 있다. 즉, 중간 패드들을 형성하는 공정을 생략하면서 인접한 도전성패턴들에 전기적으로 접속되는 것을 방지할 수 있는 반도체소자의 상기 매몰콘택 플러그를 형성할 수 있다.As described above, according to the present invention, upper contact openings are formed at a level higher than bit lines, and contact spacers are formed on inner walls of the upper contact openings. Lower contact openings are formed using the contact spacers as an etch mask. Accordingly, the lower contact openings are formed to have a smaller size than the upper contact openings when viewed in plan view. In addition, during the formation of the lower contact openings, adjacent conductive patterns may be prevented from being exposed. Buried contact plugs filling the lower contact openings and the upper contact openings. Here, the top surfaces of the investment contact plugs are formed to be larger than the surface contacting the storage landing pads when viewed from the top view and to be eccentric with respect to the storage landing pads. In addition, when the contact spacer is a conductive spacer, the contact spacer may serve to extend an upper surface of the investment contact plug. Storage nodes are formed on the investment contact plugs. As a result, sufficient alignment margin between the storage nodes and the buried contact plugs can be secured. In other words, the buried contact plug of the semiconductor device may be formed to omit the process of forming the intermediate pads and to be electrically connected to adjacent conductive patterns.

Claims (12)

반도체기판 상에 하부 층간절연막을 형성하고,A lower interlayer insulating film is formed on the semiconductor substrate, 상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성하고,Forming bit line landing pads and storage landing pads penetrating the lower interlayer insulating layer; 상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성하고,Forming an intermediate interlayer insulating layer on the lower interlayer insulating layer, the bit line landing pads, and the storage landing pads; 상기 중간 층간절연막 상에 상부 층간절연막을 형성하고,An upper interlayer insulating film is formed on the intermediate interlayer insulating film, 상기 상부 층간절연막을 부분적으로 제거하여 상부 콘택 개구부들을 형성하고,Partially removing the upper interlayer insulating film to form upper contact openings, 상기 상부 콘택 개구부들의 내벽에 콘택 스페이서들을 형성하고,Contact spacers are formed on an inner wall of the upper contact openings; 상기 콘택 스페이서들을 식각마스크로 이용하여 상기 상부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역들을 노출시키며 평면도 상에서 보여 질 때 상기 상부 콘택 개구부들 보다 작은 크기를 갖는 하부 콘택 개구부들을 형성하고,The upper contact openings when viewed in plan view exposing at least some regions of the storage landing pads and the lower interlayer insulating layer by partially removing the upper interlayer insulating layer and the intermediate interlayer insulating layer using the contact spacers as an etching mask. Forming lower contact openings having a smaller size, 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우는 매몰콘택 플러그들을 형성하되, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들에 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.Forming buried contact plugs filling the lower contact openings and the upper contact openings, wherein upper surfaces of the buried contact plugs are formed to be larger than a surface contacting the storage landing pads when viewed in plan view, and formed on the storage landing pads. A contact plug forming method of a semiconductor device, characterized in that formed to have an eccentricity with respect to. 제 1 항에 있어서, 상기 중간 층간절연막을 형성한 후,The method of claim 1, wherein after the intermediate interlayer insulating film is formed, 상기 중간 층간절연막을 패터닝하여 상기 비트라인 랜딩패드들을 노출시키는 비트라인 콘택홀들을 형성하고,Patterning the intermediate interlayer insulating film to form bit line contact holes exposing the bit line landing pads, 상기 비트라인 콘택홀들을 메우는 비트라인 플러그, 상기 비트라인 플러그 상을 가로지르며 차례로 적층된 비트라인들 및 캐핑 패턴들을 형성하는 것을 더 포함하는 반도체소자의 콘택플러그 형성방법.And forming bit line plugs filling the bit line contact holes, bit lines and capping patterns sequentially stacked on the bit line plug. 제 2 항에 있어서,The method of claim 2, 상기 캐핑 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.And the capping pattern is formed of a nitride film. 제 2 항에 있어서, The method of claim 2, 상기 상부 콘택 개구부를 형성하는 것은Forming the upper contact opening 상기 상부 층간절연막을 평탄화 하여 상기 캐핑 패턴들을 노출시키고,Planarizing the upper interlayer insulating film to expose the capping patterns; 상기 상부 층간절연막 및 상기 캐핑 패턴 상에 마스크패턴을 형성하고,Forming a mask pattern on the upper interlayer insulating layer and the capping pattern; 상기 마스크패턴을 식각마스크로 사용하여 상기 상부 층간절연막을 이방성식각하여 예비 매몰콘택 개구부들을 형성하고,Using the mask pattern as an etch mask, anisotropically etching the upper interlayer insulating layer to form preliminary investment contact openings; 상기 예비 매몰콘택 개구부들을 등방성 식각하여 확장하는 것을 포함하는 반도체소자의 콘택플러그 형성방법.And forming isotropic etching of the preliminary buried contact openings. 제 4 항에 있어서, The method of claim 4, wherein 상기 마스크패턴은 상기 상부 층간절연막 및 상기 캐핑 패턴을 가로지르며 인접한 두개의 상기 스토리지 랜딩패드들 상부를 노출시키는 개구부를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.And the mask pattern is formed to have an opening that crosses the upper interlayer insulating layer and the capping pattern and exposes two adjacent upper storage landing pads. 제 4 항에 있어서, The method of claim 4, wherein 상기 상부 콘택 개구부는 상기 비트라인 보다 상부 레벨에 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.And forming the upper contact opening at an upper level than the bit line. 제 1 항에 있어서, The method of claim 1, 상기 콘택 스페이서는 상기 상부 층간절연막 및 상기 중간 층간절연막 과의 식각선택비를 갖는 도전성 스페이서 또는 절연성 스페이서로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.And forming the contact spacer as a conductive spacer or an insulating spacer having an etch selectivity between the upper interlayer insulating layer and the intermediate interlayer insulating layer. 제 7 항에 있어서, The method of claim 7, wherein 상기 도전성 스페이서는 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.The conductive spacer is a contact plug forming method of a semiconductor device, characterized in that formed of a polysilicon film or a metal film. 제 4 항에 있어서, 상기 매몰콘택 플러그들을 형성하는 것은The method of claim 4, wherein forming the buried contact plugs 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우고 상기 마스크패턴 상을 덮도록 매몰콘택 도전막을 형성하고,Forming a buried contact conductive film to fill the lower contact openings and the upper contact openings and cover the mask pattern; 상기 캐핑 패턴의 상부면들이 노출될 때 까지 상기 매몰콘택 도전막을 평탄화하는 것을 포함하는 반도체소자의 콘택플러그 형성방법.And planarizing the buried contact conductive layer until the upper surfaces of the capping patterns are exposed. 반도체기판 상에 하부 층간절연막을 형성하고,A lower interlayer insulating film is formed on the semiconductor substrate, 상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성하고,Forming bit line landing pads and storage landing pads penetrating the lower interlayer insulating layer; 상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성하고,Forming an intermediate interlayer insulating layer on the lower interlayer insulating layer, the bit line landing pads, and the storage landing pads; 상기 중간 층간절연막 상에 상기 비트라인 랜딩패드들 상을 가로지르며 차례로 적층된 비트라인들 및 캐핑 패턴들을 형성하고,Forming bit lines and capping patterns sequentially stacked on the intermediate interlayer insulating film and crossing the bit line landing pads; 상기 비트라인들을 갖는 반도체기판 전면상에 상부 층간절연막을 형성하고,An upper interlayer insulating film is formed on the entire surface of the semiconductor substrate having the bit lines; 상기 상부 층간절연막을 평탄화하여 상기 캐핑 패턴들의 상부면들을 노출시키고,Planarizing the upper interlayer insulating film to expose upper surfaces of the capping patterns, 상기 상부 층간절연막 및 상기 캐핑 패턴들 상에 마스크패턴을 형성하고,Forming a mask pattern on the upper interlayer insulating layer and the capping patterns; 상기 상부 층간절연막을 부분적으로 제거하여 상기 비트라인들 보다 상부 레벨에 상부 콘택 개구부들을 형성하고,Partially removing the upper interlayer insulating layer to form upper contact openings at a level higher than the bit lines; 상기 상부 콘택 개구부들의 내벽에 콘택 스페이서들을 형성하고,Contact spacers are formed on an inner wall of the upper contact openings; 상기 마스크패턴 및 상기 콘택 스페이서들을 식각마스크로 이용하여 상기 상 부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역들을 노출시키며 평면도 상에서 보여 질 때 상기 상부 콘택 개구부들 보다 작은 크기를 갖는 하부 콘택 개구부들을 형성하고,The upper interlayer insulating layer and the intermediate interlayer insulating layer are partially removed by using the mask pattern and the contact spacers as etch masks to expose at least some regions of the storage landing pads and the lower interlayer insulating layer, when viewed in plan view. Forming lower contact openings having a smaller size than the upper contact openings, 상기 하부 콘택 개구부들 및 상기 상부 콘택 개구부들을 메우는 매몰콘택 플러그들을 형성하되, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들에 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.Forming buried contact plugs filling the lower contact openings and the upper contact openings, wherein upper surfaces of the buried contact plugs are formed to be larger than a surface contacting the storage landing pads when viewed in plan view, and formed on the storage landing pads. A contact plug forming method of a semiconductor device, characterized in that formed to have an eccentricity with respect to. 제 10 항에 있어서, The method of claim 10, 상기 상부 콘택 개구부를 형성하는 것은Forming the upper contact opening 상기 마스크패턴을 식각마스크로 사용하여 상기 상부 층간절연막을 이방성식각하여 예비 매몰콘택 개구부들을 형성하고,Using the mask pattern as an etch mask, anisotropically etching the upper interlayer insulating layer to form preliminary investment contact openings; 상기 예비 매몰콘택 개구부들을 등방성 식각하여 확장하는 것을 포함하는 반도체소자의 콘택플러그 형성방법.And forming isotropic etching of the preliminary buried contact openings. 제 10 항에 있어서, The method of claim 10, 상기 콘택 스페이서는 상기 상부 층간절연막 및 상기 중간 층간절연막 과의 식각선택비를 갖는 도전성 스페이서 또는 절연성 스페이서로 형성하는 것을 특징으 로 하는 반도체소자의 콘택플러그 형성방법.And forming the contact spacer as a conductive spacer or an insulating spacer having an etch selectivity between the upper interlayer insulating layer and the intermediate interlayer insulating layer.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR20120056525A (en) * 2010-11-25 2012-06-04 삼성전자주식회사 Method for fabricating semiconductor device
CN107706180A (en) * 2017-10-20 2018-02-16 睿力集成电路有限公司 Memory and preparation method thereof, semiconductor devices

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