KR20050103102A

KR20050103102A - Serial peripheral interface with only master mode

Info

Publication number: KR20050103102A
Application number: KR1020040028530A
Authority: KR
Inventors: 김석인
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-04-24
Filing date: 2004-04-24
Publication date: 2005-10-27

Abstract

본 발명은 매스터 모드만을 갖는 SPI를 제공하기 위한 것으로, 이를 위한 본 발명으로 병렬로 입력된 데이터를 저장하기 위한 전송데이터레지스터; 상기 전송데이터레지스터의 데이터를 쉬프트시켜 입력받아 이를 전송데이터핀을 통해 직렬로 출력하기 위한 전송쉬프트레지스터; 수신데이터핀을 통해 입력된 데이터를 쉬프트시켜 입력받아 이를 병렬로 상기 수신 데이터레지스터에 전달하기 위한 수신쉬프트레지스터; 상기 수신쉬프트레지스터의 출력데이터를 병렬로 입력하고 이를 병렬로 수신데이터레지스터; 클럭을 분주하여 공급하기 위한 클럭 분주기; 및 외부신호를 인가받아 상기 레지스터들을 제어하고 데이터를 입출력시키기 위한 마이크로컨트롤러유닛 인터페이스를 구비하여, 매스터 모드만을 지원하는 것을 특징으로 하는 에스피아이를 제공한다. The present invention is to provide a SPI having a master mode only, the present invention for this purpose for transmitting data register for storing the data input in parallel; A transfer shift register for shifting the data of the transfer data register and receiving the input data through the transfer data pin; A reception shift register for shifting and receiving data input through a reception data pin and transmitting the received data to the reception data register in parallel; Inputting output data of the reception shift register in parallel and receiving data register in parallel; A clock divider for dividing and supplying a clock; And a microcontroller unit interface for receiving the external signal to control the registers and inputting / outputting data, thereby providing only a master mode.

Description

SPERIAL PERIPHERAL INTERFACE WITH ONLY MASTER MODE}

본 발명은 SPI(Serial Periphal Interface; 이하 'SPI'라고 함)에 관한 것으로, 특히 매스터 기능만을 갖는 에스피아이에 관한 것이다. The present invention relates to a SPI (Serial Periphal Interface) (hereinafter referred to as 'SPI'), and more particularly to an SPI having a master function.

일반적으로 SPI(Serial Periphal Interface)란 직렬(Serial)로 데이타를 주고 받음으로써 임의의 IC에 특정한 명령의 정보를 전달하고, 그 IC의 정보를 알 수 있도록 하는 일종의 프로토콜로서 여러 종류가 이름은 다르지만 유사한 기능을 수행하고 있음은 이미 잘 알려진 사실이다In general, SPI (Serial Periphal Interface) is a kind of protocol that transmits information of a specific command to any IC by sending and receiving data in serial, and makes it possible to know the information of the IC. It is a well known fact that

도 1은 종래기술에 따른 SPI의 내부 블록 구성도이다.(Motorola사의 "SPI Block User Guide V02.06"에 제시됨.)Figure 1 is a block diagram of the internal structure of the SPI according to the prior art (presented in "SPI Block User Guide V02.06" of Motorola).

도 1를 참조하여 동작을 살펴보면, 데이터를 전송할 때 클럭을 함께 보내는가 또는 클럭을 받는가에 따라 SPI의 동작모드는 매스터 모드(Master Mode)와 슬레이브 모드(Slave Mode)로 나눠진다. 또한, 매스터 모드에서는 사용자의 선택에 따라 보드레이트(baudrate)를 조절하여 슬레이브모드로 동작하는 SPI를 제어할 수 있다.Referring to FIG. 1, an operation mode of an SPI is divided into a master mode and a slave mode according to whether a clock is transmitted or a clock is transmitted when data is transmitted. In addition, in master mode, the baud rate may be adjusted according to a user's selection to control the SPI operating in the slave mode.

사용자는 사용되는 환경에 따라 SPI 내 특별기능레지스터(Special Function Register) 내 MSTR비트를 설정하여 매스터모드와 슬레이브 모드를 선택할 수 있다.The user can select master mode and slave mode by setting MSTR bit in Special Function Register in SPI according to the environment used.

한편, 이러한 종래기술을 이용하는 경우 매스터 모드와 슬레이브모드를 동시에 지원할 수 있도록 시스템이 설계되어 있어, 매스터 모드만을 사용하는 경우에도 사용되지 않는 슬레이브 모드를 지원하기 위한 소자들이 있다. 따라서, 사용되지 않는 슬레이브모드를 지원하기 위해 사용되는 게이트들로 인해서 칩의 면적이 증가된다. On the other hand, the system is designed to support the master mode and the slave mode at the same time when using the prior art, there are elements for supporting the slave mode that is not used even when using only the master mode. Thus, the area of the chip is increased due to the gates used to support the unused slave mode.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 매스터 기능만을 갖는 SPI를 제공한다. The present invention has been proposed to solve the above problems of the prior art, and provides an SPI having only a master function.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른, 에스피아이는 병렬로 입력된 데이터를 저장하기 위한 전송데이터레지스터; 상기 전송데이터레지스터의 데이터를 쉬프트시켜 입력받아 이를 전송데이터핀을 통해 직렬로 출력하기 위한 전송쉬프트레지스터; 수신데이터핀을 통해 입력된 데이터를 쉬프트시켜 입력받아 이를 병렬로 상기 수신 데이터레지스터에 전달하기 위한 수신쉬프트레지스터; 상기 수신쉬프트레지스터의 출력데이터를 병렬로 입력하고 이를 병렬로 수신데이터레지스터; 클럭을 분주하여 공급하기 위한 클럭 분주기; 및 외부신호를 인가받아 상기 레지스터들을 제어하고 데이터를 입출력시키기 위한 마이크로컨트롤러유닛 인터페이스를 구비하여, 매스터 모드만을 지원하는 것을 특징으로 한다.According to an aspect of the present invention for achieving the above technical problem, Espia is a transmission data register for storing data input in parallel; A transfer shift register for shifting the data of the transfer data register and receiving the input data through the transfer data pin; A reception shift register for shifting and receiving data input through a reception data pin and transmitting the received data to the reception data register in parallel; Inputting output data of the reception shift register in parallel and receiving data register in parallel; A clock divider for dividing and supplying a clock; And a microcontroller unit interface for receiving an external signal to control the registers and input / output data, thereby supporting only a master mode.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 일 실시예에 따른 매스터 모드만을 갖는 SPI의 내부 블록구성도이다.2 is an internal block diagram of an SPI having only a master mode according to an embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 SPI는 병렬로 입력된 데이터를 저장하기 위한 전송데이터레지스터(SPITDR; SPI Transmit Data Register, 200)와, 전송데이터레지스터(200)의 데이터를 쉬프트시켜 입력받아 이를 전송데이터핀(SPITXD)을 통해 직렬로 출력하기 위한 전송쉬프트레지스터(Tx_Shift_Reg, 300)와, 수신데이터핀(SPIRXD)을 통해 입력된 데이터를 쉬프트시켜 입력받아 이를 병렬로 수신 데이터레지스터에 전달하기 위한 수신쉬프트레지스터(Rx_Shift_Reg, 400)와, 수신쉬프트레지스터(400)의 출력데이터를 병렬로 입력받고 이를 병렬로 출력하기 위한 수신데이터레지스터(SPIRDR; SPI Receive Data Register, 500)와, 클럭(SPICLK)을 분주하여 공급하기 위한 클럭 분주기(600)와, 외부신호를 인가받아 상기 레지스터들을 제어하기 위한 MCU 인터페이스(Management Control Unit Interface, 100)를 구비한다.Referring to FIG. 2, the SPI according to the present exemplary embodiment receives a SPI Transmit Data Register (SPITDR) 200 for storing data input in parallel and shifts data of the SPI 200. This is for transmitting the shift shift register (Tx_Shift_Reg, 300) and the data input through the receive data pin (SPIRXD) for serial output through the transmit data pin (SPITXD) and receiving them in parallel to the receive data register. Receive Shift Register (Rx_Shift_Reg, 400), Output Data of Receive Shift Register 400 are received in parallel, and Receive Data Register (SPIRDR; SPI Receive Data Register, 500) and the clock (SPICLK) for outputting them in parallel. Clock divider 600 for dividing and supplying, and MCU control (Management Control Unit Interface, 100) for controlling the registers by receiving an external signal do.

매스터 모드만을 갖는 SPI의 데이터 전송 및 수신동작에 대해 살펴 보도록한다.Let's take a look at the data transmission and reception of SPI with master mode only.

먼저, 데이터를 전송하는 경우를 살펴보면, 외부에서 전송데이터레지스터(200)에 8비트 데이터(Tx[7:0])를 저장하고, SPI를 활성화 시킨다. 이어, SPI는 전송데이터레지스터(200)에 저장된 데이터를 전송쉬프트레지스터(300)에 로딩한 후, 특별기능레지스터 내 TISF(Transfer Interrupt Source Flag) 비트를 논리값 '하이'로 설정한다. 인터럽트 루틴에서 SPI는 전송쉬프트레지스터(300)의 데이터를 클럭에 동기시켜 전송데이터핀를 통해 출력한다. 또한, 외부에서는 인터럽트 루틴 동안 전송데이터레지스터(200)에 전송할 새 데이터를 저장하므로써, 전송할 다음 데이터를 준비한다.First, referring to the case of transmitting data, the 8-bit data Tx [7: 0] is stored in the transmission data register 200 from the outside, and the SPI is activated. Subsequently, the SPI loads the data stored in the transfer data register 200 into the transfer shift register 300 and sets the TISF (Transfer Interrupt Source Flag) bit in the special function register to a logic value 'high'. In the interrupt routine, the SPI outputs the data of the transfer shift register 300 through the transfer data pin in synchronization with a clock. In addition, by storing new data to be transmitted to the transfer data register 200 during an interrupt routine, the next data to be transferred is prepared.

다음으로 데이터를 수신하는 경우를 살펴보면, 외부에서 인가된 데이터가 수신데이터레지스터(400)에 저장되고, 이어 SPI 내 특별기능레지스터 내 RISF(Receive Interrupt Source Flag)비트가 설정된다. 이어, SPI는 수신쉬프트레지스터(400)의 데이터를 수신데이터레지스터(500)에 로딩한다. 외부에서 S_RD신호를 활성화시키고 수신데이터레지스터(500)의 데이터를 읽어간다.Next, referring to the case of receiving data, externally authorized data is stored in the reception data register 400, and then a RISF (Receive Interrupt Source Flag) bit is set in the special function register in the SPI. Subsequently, the SPI loads the data of the reception shift register 400 into the reception data register 500. The S_RD signal is activated from the outside and data of the reception data register 500 is read.

전술한 본 발명은 종래 매스터모드와 슬레이브모드를 모두 지원하기 위한 시스템이 매스터 모드만을 필요로하는 상황에서 사용되는 경우, 매스터 모드만을 지원하는 시스템을 사용하도록 하므로써 불필요한 슬레이브 모드를 지원하기 위해 필요했던 부분을 제거하여 칩의 면적을 줄일 수 있는 효과를 갖는다.When the system for supporting both the master mode and the slave mode is used in a situation where only the master mode is required, the present invention described above is required to support the unnecessary slave mode by using the system supporting only the master mode. It has the effect of reducing the area of the chip by removing the.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 매스터모드 기능만을 지원하므로, 매스터 모드만이 사용되는 시스템에서도 슬레이브모드를 지원할 수 있도록 하기 위해 필요했던 구성요소를 줄일 수 있으므로, 칩의 면적을 줄일 수 있다. Since the above-described present invention supports only the master mode function, the components required to support the slave mode can be reduced even in a system where only the master mode is used, thereby reducing the area of the chip.

도 1은 종래기술에 따른 SPI의 내부 블록 구성도.1 is an internal block diagram of an SPI according to the prior art.

도 2는 본 발명의 일 실시예에 따른 SPI의 내부 블록 구성도. 2 is an internal block diagram of an SPI according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

200 : 전송데이터레지스터200: transfer data register

300 : 전송쉬프트레지스터300: Transmission Shift Register

400 : 수신쉬프트레지스터400: Receive Shift Register

500 : 수신데이터레지스터 500: Receive data register

Claims

A transmission data register for storing input data in parallel;

A transfer shift register for shifting the data of the transfer data register and receiving the input data through the transfer data pin;

A reception shift register for shifting and receiving data input through a reception data pin and transmitting the received data to the reception data register in parallel;

A reception data register for inputting the output data of the reception shift register in parallel and outputting the data in parallel;

A clock divider for dividing a clock to supply the registers; And

A microcontroller unit interface for receiving an external signal to control the registers and input / output data;

Espiai, which supports only Master mode.