KR20040093767A

KR20040093767A - Serial interface circuit

Info

Publication number: KR20040093767A
Application number: KR1020030027584A
Authority: KR
Inventors: 김석인
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-04-30
Filing date: 2003-04-30
Publication date: 2004-11-09

Abstract

PURPOSE: A serial interface circuit is provided to offer compatibleness for a present SPI(Serial Peripheral Interface), simplify configuration and functions by using a register, and interface a core with a peripheral and an external device. CONSTITUTION: A register block(10) interfaces data with an MCU(Micro Controller Unit) depending on a clock signal from the MCU. A clock demultiplier(40) generates the clock signal fit to the serial interface by demultiplying the clock signal from the MCU. A transmitting data register(20) stores the data transmitted from the register block depending on the clock signal from the clock demultiplier. A receiving data register(30) stores the data received from the register block depending on the clock signal from the clock divider. A control logic block(50) generates output data by shifting the transmitting data to one bit through a shift register(51), and provides the receiving data to the receiving data register by shifting the received serial data to one bit through the shift register. An interrupt generator(60) generates an interrupt signal to the MCU by inputting a state signal applied from the transmitting/receiving data registers.

Description

Serial interface circuit

본 발명은 직렬인터페이스회로에 관한 것으로서, 보다 구체적으로는 종래의 직렬 주변인터페이스와의 호환이 가능한, 기능을 단순화한 직렬인터페이스회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial interface circuit, and more particularly, to a simplified serial interface circuit that is compatible with a conventional serial peripheral interface.

종래의 직렬인터페이스회로로는 모토롤라사의 직렬주변 인터페이스회로(SPI, serial peripheral interface)가 사용되었다. 종래의 SPI는 코어와 주변장치와의인터페이스에 사용되며, 마스터모드(master mode)와 슬레이브모드(slave mode)를 동시에 제공하였지만, 그 구성 및 기능이 복잡한 문제점이 있었다.As a conventional serial interface circuit, Motorola's serial peripheral interface (SPI) is used. Conventional SPI is used in the interface between the core and the peripheral device, and provided the master mode (slave mode) and slave mode (slave mode) at the same time, but the configuration and function has a complicated problem.

따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 종래의 SPI와 호환이 가능한 직렬인터페이스회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to solve the problems of the prior art as described above, and an object thereof is to provide a serial interface circuit compatible with the conventional SPI.

본 발명의 다른 목적은 특정기능을 갖는 레지스터를 사용하여 구성 및 기능을 단순화할 수 있는 직렬인터페이스회로를 제공하는 데 있다.Another object of the present invention is to provide a serial interface circuit that can simplify the configuration and function by using a register having a specific function.

본 발명의 다른 목적은 코어와 주변장치 및 외부와의 인터페이스가 가능한 직렬인터페이스회로를 제공하는 데 있다.Another object of the present invention is to provide a serial interface circuit capable of interfacing a core with a peripheral device and an external device.

도 1은 본 발명의 실시예에 따른 직렬인터페이스회로의 구성도,1 is a block diagram of a serial interface circuit according to an embodiment of the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 레지스터 블록 20 : 송신용 데이터 레지스터10: register block 20: data register for transmission

30 : 수신용 데이터 레지스터 40 : 클럭분주기30: Receive data register 40: Clock divider

50 : 송수신 콘트롤로직블럭 51 : 시프트 레지스터50: transmit / receive control logic block 51: shift register

60 : 인터럽트 발생기60: interrupt generator

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 MCU로부터의 클럭신호에 따라 MCU와의 데이터송수신을 인터페이스하기 위한 레지스터블럭과; 상기 MCU로부터의 클럭신호를 분주하여 직렬인터페이스에 적합한 클럭신호를 발생하는 클럭분주기와; 상기 클럭분주기로부터의 클럭신호에 따라 상기 레지스터블럭으로부터 송신되는 데이터를 저장하기 위한 송신용 데이터 레지스터와; 상기 클럭분주기로부터의 클럭신호에 따라 상기 레지스터블럭으로 수신용 데이터를 제공하기 위한 수신용 데이터 레지스터와; 상기 클럭분주기로부터의 클럭신호에 따라 상기 송신용 데이터레지스터로부터 인가되는 송신용 데이터를 클럭신호에 따라 시프트레지스터를 통해 1비트씩 시프트시켜 출력데이타로서 발생하고, 수신되는 직렬데이타를 상기 시프트 레지스터를 통해 1비트씩 시프트시켜 송신용 데이터로서 수신용 데이터 레지스터에 제공하기 위한 콘트롤로직블럭과; 상기 송신용 데이터 레지스터로부터 인가되는 상태신호 및 수신용 데이터 레지스터로부터 인가되는 상태신호를 입력하여 그에 상응하는 인터럽트신호를 상기 MCU에 발생하기 위한 인터럽트 발생기로 이루어지는 직렬인터페이스회로를 제공하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a register block for interfacing data transmission and reception with the MCU in accordance with a clock signal from the MCU; A clock divider for dividing a clock signal from the MCU to generate a clock signal suitable for a serial interface; A transmission data register for storing data transmitted from the register block in accordance with a clock signal from the clock divider; A reception data register for providing reception data to the register block according to a clock signal from the clock divider; According to the clock signal from the clock divider, the transmission data applied from the transmission data register is shifted by one bit through the shift register according to the clock signal and generated as output data, and the received serial data is converted into the shift register. A control logic block for shifting by one bit through and providing the data to the reception data register as transmission data; A serial interface circuit comprising an interrupt generator for inputting a status signal applied from the transmitting data register and a status signal applied from the receiving data register to generate an interrupt signal corresponding thereto is provided.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 직렬인터페이스회로의 구성도를 도시한 것이다.1 is a block diagram of a serial interface circuit according to an embodiment of the present invention.

도 1를 참조하면, 본 발명의 실시예에 따른 직렬인터페이스회로는 MCU(Micro Controller Unit) (도면에는 도시되지 않음)로부터의 클럭신호(SSPCLK)에 따라 MCU와의 데이터송수신을 인터페이스하기 위한 레지스터블럭(10)과, 상기 MCU로부터의 클럭신호(SSPCLK)를 분주하여 직렬인터페이스에 적합한 클럭신호(SSCLK)를 발생하는 클럭분주기(40)와, 상기 클럭분주기(40)로부터의 클럭신호(SSCLK)에 따라 상기 레지스터블럭(10)으로부터 송신되는 데이터(TxDATA)를 저장하기 위한 송신용 데이터 레지스터(20)와, 상기 클럭분주기(40)로부터의 클럭신호(SSCLK)에 따라 상기 레지스터블럭(10)으로 수신용 데이터(RxDATA)를 제공하기 위한 수신용 데이터 레지스터(30)와, 상기 클럭분주기(40)로부터의 클럭신호(SSCLK)에 따라 상기 송신용 데이터 레지스터(20)로부터 인가되는 송신용 데이터(TxDATA)를 클럭신호(SSCLK)에 따라시프트레지스터(51)를 통해 1비트씩 시프트시켜 출력데이타(SSITxD)로서 발생하고, 수신되는 직렬데이타(SSIRxD)를 상기 시프트 레지스터(51)를 통해 1비트씩 시프트시켜 송신용 데이터(RxDATA)로서 수신용 데이터 레지스터(30)에 제공하기 위한 송수신 콘트롤로직블럭(40)과, 상기 송신용 데이터 레지스터(20)로부터 인가되는 상태신호(TIS), (TEIS) 및 수신용 데이터 레지스터(30)로부터 인가되는 상태신호(RIS), (RORIS)를 입력하여 그에 상응하는 인터럽트신호를 상기 MCU에 발생하기 위한 인터럽트 발생기(50)로 이루어진다.1, a serial interface circuit according to an embodiment of the present invention is a register block for interfacing data transmission and reception with the MCU in accordance with the clock signal (SSPCLK) from the MCU (Micro Controller Unit) (not shown) 10) a clock divider 40 for dividing the clock signal SSPCLK from the MCU to generate a clock signal SSCLK suitable for a serial interface, and a clock signal SSCLK from the clock divider 40; Register 10 for storing the data TxDATA transmitted from the register block 10 according to the clock signal and the clock signal SSCLK from the clock divider 40. Transmission data applied from the transmission data register 20 according to the reception data register 30 for providing the reception data RxDATA and the clock signal SSCLK from the clock divider 40. (TxDATA ) Is shifted by one bit through the shift register 51 according to the clock signal SSCLK to generate the output data SSITxD, and the received serial data SSIRxD is shifted by one bit through the shift register 51. Transmit / receive control logic block 40 for providing the data RxDATA to the reception data register 30, and the status signals TIS, TEIS, and number applied from the data register 20 for transmission. An interrupt generator 50 for inputting status signals RIS and RORIS applied from the credit data register 30 to generate corresponding interrupt signals to the MCU.

상기한 바와같은 구성을 갖는 본 발명의 직렬인터페이스회로의 동작을 설명하면 다음과 같다.The operation of the serial interface circuit of the present invention having the configuration as described above is as follows.

본 발명의 동작은 크게 데이터전송 및 데이터수신으로 분류되어진다. 먼저, 인터럽트 발생기(60)는 상기 송신용 데이터 레지스터(20)로부터 인가되는 상태신호(TIO), (TEIO)와 수신용 데이터 레지스터(30)로부터 인가되는 상태신호(RIO), (RORIS)를 입력하여 상기 MCU에 인터럽트신호(SSIINTR)을 발생한다. 따라서, MCU는 상기 인터럽트 발생기(60)로부터 제공되는 인터럽트신호(SSIINTR)에 따라 데이터의 송수신을 수행하도록 한다.The operation of the present invention is largely classified into data transmission and data reception. First, the interrupt generator 60 inputs the status signals TIO and TEIO applied from the data register 20 for transmission and the status signals RIO and RORIS applied from the data register 30 for reception. To generate an interrupt signal SSIINTR to the MCU. Accordingly, the MCU performs data transmission and reception according to the interrupt signal SSIINTR provided from the interrupt generator 60.

데이터 송신시에는 MCU로부터 인가되는 클럭신호(SSPCLK)에 따라 수신 데이터(TDATA)가 레지스터 블록(10)을 통해 송신용 데이터 레지스터(20)에 송신용 데이터(TxDATA)로서 제공된다. 송신용 데이터 레지스터(20)는 송신용 데이터(TxDATA)를 송수신 콘트롤로직블럭(50)으로 제공하고, 송수신 콘트롤로직블럭(50)은 내장된 시프트 레지스터(51)를 통해 데이터(TxSDATA)를 1비트씩 시프트시킨다. 이때, 직렬인터페이스회로는 MS(Master out Slave in) 핀에 의해 데이터를 전송하는데, 마스터모드이면 직렬클럭(SCLK)를 출력하고, 슬레이브모드면 외부 마스터(도시되지 않음)의 입력클럭에 동기시켜 시트프 레지스터(51)로부터의 출력신호(SSITXD)를 송신 데이터로서 전송한다.At the time of data transmission, the reception data TDATA is provided as the transmission data TxDATA to the transmission data register 20 through the register block 10 in accordance with the clock signal SSPCLK applied from the MCU. The transmit data register 20 provides the transmit data TxDATA to the transmit / receive control logic block 50, and the transmit / receive control logic block 50 transmits 1 bit of data TxSDATA through the built-in shift register 51. Shift by bit. At this time, the serial interface circuit transmits data through the MS (Master out Slave in) pin, and outputs a serial clock (SCLK) in master mode, and synchronizes with the input clock of an external master (not shown) in slave mode. The output signal SSITXD from the register 51 is transmitted as transmission data.

한편, 데이터 송신시에는 MS(Mastr in Slave out) 핀에 의해 송수신 큰트롤로직블럭(50)은 1비트 데이터(SSIRXD)를 시프트 레지스터(51)를 통해 1비트씩 시프트시켜 저장한다. 시프트 레지스터(51)에 저장된 데이터는 상기 클럭분주(40)를 통해 분주된 클럭신호(SCCLK)에 의해 동기되어 수신용 데이터(RxSDATA)로서 수신용 레지스터(30)에 저장된다. 상기 수신용 데이터 레지스터(30)에 저장된 데이터(RxDATA)는 MCU의 클럭신호(SSPCLK)에 의해 동기되어 코어(도면상에 도시되지 않음)로 수신된다.On the other hand, during data transmission, the transmission and reception large control logic block 50 is shifted by one bit through the shift register 51 by the MS (Mastr in Slave out) pin. The data stored in the shift register 51 is stored in the reception register 30 as the reception data RxSDATA in synchronization with the clock signal SCCLK divided through the clock division 40. The data RxDATA stored in the receiving data register 30 is received by the core (not shown) in synchronization with the clock signal SSPCLK of the MCU.

본 발명의 실시예에서는, 송신단과 수신단은 같은 클럭(SCCLK)을 공유하지만 서로 독립적이다. 즉, 송수신 콘트롤블럭(50)으로부터 발생되는 제어신호(M/S)에 따라서 클럭신호(SCCLK)의 입출력(SCLKIN), (SCLKOUT)이 결정되므로, 완전한 양방향 송수신이 가능하다.In the embodiment of the present invention, the transmitting end and the receiving end share the same clock (SCCLK) but are independent of each other. That is, the input / output SCLKIN and the SCLKOUT of the clock signal SCCLK are determined according to the control signal M / S generated from the transmission / reception control block 50, thereby enabling full bi-directional transmission and reception.

또한, 송신용 데이터 레지스터(20)와 수신용 데이터 레지스터(30)는 더블버퍼(double-buffered) 구조를 가지고 있어서 후속 데이타를 수신하는 도중에 이전에 수신된 데이터(RxDATA)를 수신용 데이터 레지스터(30)로부터 읽을 수도 있을 뿐만 아니라, 데이터를 송신하는 동안에 데이터를 송신용 데이터 레지스터(20)에 저장할 수 있으므로, 연속적인 데이터의 송수신이 가능하다.In addition, the transmitting data register 20 and the receiving data register 30 have a double-buffered structure to receive previously received data RxDATA while receiving subsequent data. In addition, the data can be stored in the data register 20 for transmission during data transmission, thereby enabling continuous data transmission and reception.

상기한 바와같은 본 발명의 실시예에 따르면, 특정기능의 레지스터를 사용하여 기능을 단순화하고, 코어와 주변장치 및 외부와의 인터페이스를 제공할 수 있는 이점이 있다.According to the embodiment of the present invention as described above, there is an advantage to simplify the function by using a register of a specific function, and to provide an interface between the core and the peripheral device and the outside.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims

A register block for interfacing data transmission / reception with the MCU in accordance with a clock signal from the MCU;

A clock divider for dividing a clock signal from the MCU to generate a clock signal suitable for a serial interface;

A transmission data register for storing data transmitted from the register block in accordance with a clock signal from the clock divider;

A reception data register for providing reception data to the register block according to a clock signal from the clock divider;

According to the clock signal from the clock divider, the transmission data applied from the transmission data register is shifted by one bit through a shift register in accordance with a clock signal and generated as output data, and the received serial data is converted into the shift register. A control logic block for shifting by one bit through and providing the data to the reception data register as transmission data; And

An interrupt generator for inputting a status signal applied from the transmitting data register and a status signal applied from the receiving data register to generate an interrupt signal corresponding thereto.

Serial interface circuit comprising a.