KR20050101020A - Semiconductor device having a capacitor structure - Google Patents
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Abstract
커패시터 구조물을 갖는 반도체 장치가 개시된다. 전기적 신호를 전달하기 위한 제1금속 배선, 제2금속 배선 및 상기 제1금속 배선과 제2금속 배선 사이의 전기적 신호를 전달하기 위한 비아 플러그를 포함한다. 아울러, 상기 제1금속 배선과 제2금속 배선 사이에 형성되고, 상기 비아 플러그를 제외한 영역에서 제1금속 배선과 제2금속 배선을 절연하기 위한 층간 절연막 및 상기 제1금속 배선과 제2금속 배선 사이의 층간 절연막에 적어도 두 개가 형성되고, 상기 제1금속 배선, 제2금속 배선 또는 비아 플러그에 전기적으로 연결되고, 하부 전극, 유전막 및 상부 전극으로 이루어진 커패시터 구조물을 포함한다. 따라서, 주어진 단위 면적에 더 높은 커패시턴스를 갖는 커패시터의 구현이 가능하다.A semiconductor device having a capacitor structure is disclosed. A first metal wiring, a second metal wiring and a via plug for transmitting an electrical signal between the first metal wiring and the second metal wiring are included. In addition, an interlayer insulating layer is formed between the first metal wiring and the second metal wiring, and insulates the first metal wiring and the second metal wiring from a region other than the via plug, and the first metal wiring and the second metal wiring. At least two are formed in the interlayer insulating film therebetween, and are electrically connected to the first metal wiring, the second metal wiring, or the via plug, and include a capacitor structure including a lower electrode, a dielectric layer, and an upper electrode. Thus, it is possible to implement a capacitor having a higher capacitance in a given unit area.
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 커패시터 구조물을 갖는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a capacitor structure.
종래, 반도체 장치 중에서 복합 신호(mixed signal) 소자 또는 RF 소자에 사용되는 커패시터(20)의 경우, 도 1에 도시된 바와 같이, 층간 절연막(18) 영역에 형성된다. 이때, 상기 커패시터(20)의 하부 전극(12a)은 주로 하부 금속 배선(12) 중에서 어느 하나를 선택한다. 즉, 하부 금속 배선(12)을 하부 전극(12a)으로 선택하고, 상기 하부 전극(12a) 상에 유전막(14) 및 상부 전극(16)을 형성함으로서 커패시터(20)를 구현한다. 아울러, 비아 플러그(22)로서 상기 커패시터(20)와 상부 금속 배선(24)을 연결하게 된다. 미설명 부호 10은 기판을 나타낸다.Conventionally, in the semiconductor device, the capacitor 20 used in the mixed signal device or the RF device is formed in the interlayer insulating film 18 region as shown in FIG. 1. At this time, the lower electrode 12a of the capacitor 20 mainly selects one of the lower metal wires 12. That is, the capacitor 20 is implemented by selecting the lower metal wire 12 as the lower electrode 12a and forming the dielectric layer 14 and the upper electrode 16 on the lower electrode 12a. In addition, the via plug 22 connects the capacitor 20 and the upper metal wire 24. Reference numeral 10 denotes a substrate.
아울러, 상기 커패시터의 유전막으로서는 전기적 특성과 신뢰성 측면 등을 고려할 경우 SiO2 또는 Si3N4 등을 사용하고 있다. 때문에, 상기 커패시터의 경우에는 고밀도의 구현이 용이하지 않다. 이는, 상기 적층 구조의 한계와 더불어 낮은 유전율(low-k)을 갖는 유전막을 선택하고 있기 때문이다. 따라서, 최근에는 높은 유전율(high-k)을 갖는 유전막을 상기 커패시터에 채택하기 위한 연구가 개발 중에 있으나 그 적용이 용이하지 않다.In addition, SiO 2 or Si 3 N 4 is used as the dielectric film of the capacitor in consideration of electrical characteristics and reliability. Therefore, in the case of the capacitor, high density implementation is not easy. This is because a dielectric film having a low dielectric constant (low-k) is selected in addition to the limitation of the stacked structure. Therefore, in recent years, a research for adopting a dielectric film having a high dielectric constant (high-k) in the capacitor is under development, but its application is not easy.
따라서, 종래에는 복합 신호 소자 또는 RF 소자와 같은 반도체 장치의 경우 높은 커패시턴스의 구현이 용이하지 않은 문제점이 있다.Therefore, in the related art, in the case of a semiconductor device such as a composite signal device or an RF device, there is a problem in that high capacitance is not easily realized.
본 발명의 목적은 높은 커패시턴스의 구현이 가능한 복합 신호 소자 또는 RF 소자와 같은 반도체 장치를 제공하는데 있다.An object of the present invention is to provide a semiconductor device such as a composite signal device or an RF device capable of high capacitance.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는,The semiconductor device of the present invention for achieving the above object,
전기적 신호를 전달하기 위한 제1금속 배선;A first metal wire for transmitting an electrical signal;
상기 제1금속 배선 상에 형성되고, 상기 전기적 신호를 전달하기 위한 제2금속 배선;A second metal wire formed on the first metal wire and for transmitting the electrical signal;
상기 제1금속 배선과 제2금속 배선을 연결하고, 상기 제1금속 배선과 제2금속 배선 사이의 전기적 신호를 전달하기 위한 비아 플러그;A via plug connecting the first metal wire and the second metal wire and transferring an electrical signal between the first metal wire and the second metal wire;
상기 제1금속 배선과 제2금속 배선 사이에 형성되고, 상기 비아 플러그를 제외한 영역에서 제1금속 배선과 제2금속 배선을 절연하기 위한 층간 절연막; 및An interlayer insulating layer formed between the first metal wiring and the second metal wiring, and insulating the first metal wiring and the second metal wiring in a region excluding the via plug; And
상기 제1금속 배선과 제2금속 배선 사이의 층간 절연막에 적어도 두 개가 형성되고, 상기 제1금속 배선, 제2금속 배선 또는 비아 플러그에 전기적으로 연결되고, 하부 전극, 유전막 및 상부 전극으로 이루어진 커패시터 구조물을 포함한다.At least two capacitors are formed in the interlayer insulating film between the first metal wire and the second metal wire, and are electrically connected to the first metal wire, the second metal wire, or the via plug, and include a lower electrode, a dielectric film, and an upper electrode. It includes a structure.
이때, 상기 커패시터 구조물의 전기적 연결은 상기 커패시터 구조물의 상부 전극 또는 하부 전극이 상기 비아 플러그에 연결됨으로서 이루어지는 것이 바람직하다. 아울러, 상기 커패시터 구조물의 하부 전극 또는 상부 전극이 상기 제1금속 배선 또는 제2금속 배선과 전기적으로 연결되는 것이 바람직하다.In this case, the electrical connection of the capacitor structure is preferably made by connecting the upper electrode or the lower electrode of the capacitor structure to the via plug. In addition, it is preferable that the lower electrode or the upper electrode of the capacitor structure is electrically connected to the first metal wire or the second metal wire.
특히, 상기 커패시터 구조물의 전기적 연결은 병렬로 연결되는 것이 바람직하다. 이는, 상기 커패시터의 경우 저항체와는 다르게 직렬 연결에 비해 병렬 연결을 해야만 원하는 커패시턴스를 증가를 달성하기 때문이다.In particular, the electrical connection of the capacitor structure is preferably connected in parallel. This is because, in the case of the capacitor, unlike the resistor, the desired capacitance must be increased in parallel compared to the series connection.
상기 커패시터 구조물의 하부 전극 또는 상부 전극은 TiN, TaN, WN, Cu 또는 Al을 사용하여 형성하는 것이 바람직하다. 이때, 상기 TiN, TaN, WN, Cu 또는 Al을 단독으로 사용하거나 또는 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 둘 이상을 혼합하여 사용할 경우 상기 하부 전극 또는 상부 전극은 다층막의 구성을 갖는다.The lower electrode or the upper electrode of the capacitor structure is preferably formed using TiN, TaN, WN, Cu or Al. At this time, the TiN, TaN, WN, Cu or Al may be used alone or may be used by mixing two or more. And, when two or more are used in combination, the lower electrode or the upper electrode has a configuration of a multilayer film.
상기 유전막은 Si3N4 또는 금속 산화물을 사용하여 형성하는 것이 바람직하다. 아울러, 상기 금속 산화물은 Ta2O5, HfO2, ZrO2, Al2 O3 또는 TiO2 사용하여 형성하는 것이 바람직한데, 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 둘 이상을 혼합하여 사용할 경우 상기 하부 전극 또는 상부 전극은 다층막의 구성을 갖는다. 이때, 상기 유전막은 100 내지 1,000Å의 두께를 갖는 것이 바람직하다.The dielectric film is preferably formed using Si 3 N 4 or a metal oxide. In addition, the metal oxide is preferably formed using Ta 2 O 5 , HfO 2 , ZrO 2 , Al 2 O 3 or TiO 2 , which may be used alone or in combination of two or more thereof. And, when two or more are used in combination, the lower electrode or the upper electrode has a configuration of a multilayer film. At this time, the dielectric film preferably has a thickness of 100 to 1,000Å.
이와 같이, 본 발명은 복합 신호 소자 또는 RF 소자와 같은 반도체 장치의 커패시터를 제1금속 배선인 하부 금속 배선과 제2금속 배선인 하부 전극 사이의 층간 절연막에 두 개 이상을 형성한다. 따라서, 본 발명의 경우에는 주어진 단위 면적에 더 높은 커패시턴스를 갖는 커패시터의 구현이 가능하다.As described above, the present invention forms two or more capacitors of a semiconductor device, such as a composite signal element or an RF element, in the interlayer insulating film between the lower metal wiring as the first metal wiring and the lower electrode as the second metal wiring. Thus, in the case of the present invention, it is possible to implement a capacitor having a higher capacitance in a given unit area.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
실시예 1Example 1
도 2는 본 발명의 실시예 1에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.2 is a cross-sectional view of a semiconductor device having a capacitor structure according to Embodiment 1 of the present invention.
도 2를 참조하면, 기판(200) 상에 제1금속 배선인 하부 금속 배선(207)이 형성되어 있다. 아울러, 상기 하부 금속 배선(207)과 전기적으로 연결되는 제2금속 배선인 상부 금속 배선(240)이 형성되어 있다. 여기서, 상기 하부 금속 배선(207)과 상부 금속 배선(240)은 비아 플러그(220)에 의해 전기적으로 연결된다. 아울러, 상기 비아 플러그(220)를 제외한 영역에서 상기 하부 금속 배선(207)과 상부 금속 배선(240)을 전기적으로 절연하기 위한 층간 절연막(225)이 형성되어 있다. 이때, 상기 층간 절연막(225)은 하부 층간 절연막(225a) 및 상부 층간 절연막(225b)으로 이루어진다.Referring to FIG. 2, a lower metal wire 207, which is a first metal wire, is formed on the substrate 200. In addition, an upper metal wire 240, which is a second metal wire electrically connected to the lower metal wire 207, is formed. Here, the lower metal wiring 207 and the upper metal wiring 240 are electrically connected by the via plug 220. In addition, an interlayer insulating layer 225 is formed to electrically insulate the lower metal wires 207 and the upper metal wires 240 from regions other than the via plug 220. In this case, the interlayer insulating layer 225 includes a lower interlayer insulating layer 225a and an upper interlayer insulating layer 225b.
그리고, 상기 층간 절연막(225)에 두 개의 커패시터 구조물(205, 210)이 형성되어 있다. 즉, 제1커패시터 구조물(205)과 제2커패시터 구조물(210)이 형성되어 있다. 여기서, 상기 제1커패시터 구조물(205)과 상기 제2커패시터 구조물(210) 각각은 하부 전극(205a, 210a), 유전막(205b, 210b) 및 상부 전극(205c, 210c)으로 이루어진다. 이때, 상기 제1커패시터 구조물(205)의 하부 전극(205a)은 하부 금속 배선(207) 중에 선택되는 것으로서 상기 하부 금속 배선(207)과 동일한 구성을 갖는다. 즉, 하부 금속 배선(207) 중의 어느 하나를 상기 제1커패시터 구조물(205)의 하부 전극(205a)으로 사용하는 것이다. 그리고, 상기 제2커패시터 구조물(210)은 상기 층간 절연막(225) 중에서 하부 층간 절연막(225a) 상에 형성된다.In addition, two capacitor structures 205 and 210 are formed in the interlayer insulating layer 225. That is, the first capacitor structure 205 and the second capacitor structure 210 are formed. Here, each of the first capacitor structure 205 and the second capacitor structure 210 includes lower electrodes 205a and 210a, dielectric layers 205b and 210b, and upper electrodes 205c and 210c. In this case, the lower electrode 205a of the first capacitor structure 205 is selected from the lower metal lines 207 and has the same configuration as the lower metal lines 207. That is, any one of the lower metal wires 207 is used as the lower electrode 205a of the first capacitor structure 205. The second capacitor structure 210 is formed on the lower interlayer insulating layer 225a among the interlayer insulating layers 225.
이와 같이, 실시예 1에서는 상기 층간 절연막(225)에 두 개의 커패시터 구조물(205, 210)을 마련한다. 이때, 상기 두 개의 커패시터 구조물(205, 210)은 비아 플러그들(220a, 230a, 230b)을 사용하여 연결할 수 있다. 즉, 제1커패시터 구조물(205)의 경우에는 비아 플러그(220a)를 사용하여 상부 금속 배선(240)과 직접적으로 연결이 이루어지고, 제2커패시터 구조물(210)의 경우에는 하부 층간 절연막(225a)에 형성한 비아 플러그(230a)를 사용하여 제1커패시터 구조물(205)의 하부 전극(205a)으로 사용되는 하부 금속 배선과 연결되고, 상부 층간 절연막(225b)에 형성한 비아 플러그(230b)를 사용하여 상부 금속 배선(240)과 연결된다. 따라서, 상기 제1커패시터 구조물(205)과 제2커패시터 구조물(210)은 병렬로 연결이 이루어진다.As described above, in Example 1, two capacitor structures 205 and 210 are provided in the interlayer insulating layer 225. In this case, the two capacitor structures 205 and 210 may be connected using via plugs 220a, 230a and 230b. That is, in the case of the first capacitor structure 205, the via plug 220a is used to directly connect with the upper metal wire 240, and in the case of the second capacitor structure 210, the lower interlayer insulating layer 225a is used. A via plug 230b formed on the upper interlayer insulating film 225b by using the via plug 230a formed in the upper interlayer insulating film 225b. It is connected to the upper metal wire 240 by. Thus, the first capacitor structure 205 and the second capacitor structure 210 are connected in parallel.
아울러, 상기 제1커패시터 구조물(205)과 제2커패시터 구조물(210) 각각의 하부 전극(205a, 210a)과 상부 전극(205c, 210c)은 TiN, TaN, WN, Cu 또는 Al를 사용한 박막 구성을 갖는다. 그리고, 상기 유전막(205b, 210b)은 Si3N4, Ta 2O5, HfO2, ZrO2, Al2O3 또는 TiO2를 사용한 박막 구성을 갖는다. 이때, 상기 유전막(205b, 210b)은 약 100 내지 1,000Å의 두께를 갖도록 형성한다. 특히, 상기 제1커패시터 구조물(205)과 제2커패시터 구조물(210) 각각의 유전막(205b, 210b)의 경우 Ta2O5, HfO2, ZrO2, Al2O3 또는 TiO2를 사용한 박막 구성을 채택함으로서 보다 높은 커패시턴스의 구현이 가능하다.In addition, the lower electrodes 205a and 210a and the upper electrodes 205c and 210c of each of the first capacitor structure 205 and the second capacitor structure 210 may have a thin film configuration using TiN, TaN, WN, Cu, or Al. Have In addition, the dielectric layers 205b and 210b may be formed of Si 3 N 4 , It has a thin film structure using Ta 2 O 5 , HfO 2 , ZrO 2 , Al 2 O 3, or TiO 2 . In this case, the dielectric layers 205b and 210b are formed to have a thickness of about 100 to 1,000 Å. In particular, in the dielectric layers 205b and 210b of each of the first capacitor structure 205 and the second capacitor structure 210, a thin film structure using Ta 2 O 5 , HfO 2 , ZrO 2 , Al 2 O 3, or TiO 2 is used. By adopting the higher capacitance can be realized.
그리고, 상기 두 개의 커패시터 구조물(205, 210)을 갖는 반도체 장치의 제조는 적층 및 식각에 의해 달성된다. 즉, 기판(200) 상에 패터닝을 통하여 하부 금속 배선(207)을 형성한 후, 상기 하부 금속 배선(207) 중에서 하부 전극(205a)으로 사용하기 위한 하부 금속 배선 상에 패터닝을 통하여 제1커패시터 구조물(205)의 유전막(205b)과 상부 전극(205c)을 형성한다. 이어서, 하부 층간 절연막(225a)을 형성한 후, 상기 하부 층간 절연막(225a) 상에 패터닝을 통하여 제2커패시터 구조물(210)을 형성한다. 특히, 상기 제2커패시터 구조물(210)을 형성하기 이전에 식각 및 매립을 통하여 하부 금속 배선(207) 또는 하부 전극(205a)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그(230a)를 형성한다. 계속해서, 상기 제2커패시터 구조물(210)을 갖는 결과물 상에 상부 층간 절연막(225b)을 형성한 후, 식각 및 매립을 통하여 하부 금속 배선(207) 및 제1커패시터 구조물(205)과의 전기적 연결을 위한 비아 플러그들(220, 220a, 230b)을 형성한다. 이어서, 상기 상부 층간 절연막(225b) 상에 패터닝을 통하여 비아 플러그들(220, 220a, 230b)과 전기적으로 연결되는 상부 금속 배선(240)을 형성한다.In addition, fabrication of a semiconductor device having the two capacitor structures 205 and 210 is accomplished by lamination and etching. That is, after the lower metal wiring 207 is formed on the substrate 200 by patterning, the first capacitor is patterned on the lower metal wiring for use as the lower electrode 205a among the lower metal wirings 207. The dielectric film 205b and the upper electrode 205c of the structure 205 are formed. Subsequently, after the lower interlayer insulating layer 225a is formed, the second capacitor structure 210 is formed on the lower interlayer insulating layer 225a through patterning. In particular, the via plug 230a for electrical connection between the lower metal wiring 207 or the lower electrode 205a and the second capacitor structure 210 through etching and buried prior to forming the second capacitor structure 210. To form. Subsequently, after the upper interlayer insulating layer 225b is formed on the resultant having the second capacitor structure 210, the electrical connection with the lower metal wiring 207 and the first capacitor structure 205 is formed by etching and embedding. Via plugs 220, 220a, and 230b are formed for the purpose. Subsequently, an upper metal line 240 is formed on the upper interlayer insulating layer 225b to be electrically connected to the via plugs 220, 220a and 230b.
이에 따라, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 여기서, 실시예 1에서는 커패시터 구조물을 두 개로 한정하고 있으나, n개로 그 수를 늘릴 수 있다.(n은 2이상의 자연수) 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.Accordingly, two capacitor structures are formed on the substrate in the interlayer insulating film between the lower metal wiring and the upper metal wiring. Here, in Example 1, the number of capacitor structures is limited to two, but the number can be increased to n. Do.
실시예 2Example 2
도 3은 본 발명의 실시예 2에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.3 is a cross-sectional view illustrating a semiconductor device having a capacitor structure according to Embodiment 2 of the present invention.
실시예 2는 실시예 1의 제2커패시터 구조물과 도면 부호 230b의 비아 플러그를 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 2를 설명하기 위한 도 3의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.Example 2 has the same structure as Example 1 except for the second capacitor structure of Example 1 and the via plug of reference numeral 230b. Therefore, in the case of having the same structure, the reference numerals of FIG. 3 for describing the second embodiment are used in the same manner as the reference numerals of FIG.
실시예 2에서는 제2커패시터 구조물(210)의 상부 전극(210c)으로서 상부 금속 배선(240) 중에 하나를 선택한다. 따라서, 상기 제2커패시터 구조물(210)은 하부 전극(210a), 유전막(210b) 및 상부 금속 배선(240)으로 이루어진 상부 전극(210c)을 포함한다. 때문에, 상부 금속 배선(240)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.In Example 2, one of the upper metal wires 240 is selected as the upper electrode 210c of the second capacitor structure 210. Accordingly, the second capacitor structure 210 includes a lower electrode 210a, a dielectric film 210b, and an upper electrode 210c including the upper metal wire 240. Therefore, it is possible to omit the via plug for electrical connection between the upper metal wiring 240 and the second capacitor structure 210.
이와 같이, 실시예 2의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.Thus, even in the second embodiment, two capacitor structures are formed on the substrate in the interlayer insulating film between the lower metal wiring and the upper metal wiring. Thus, by forming more capacitor structures within a given unit area, high capacitance can be realized.
실시예 3Example 3
도 4는 본 발명의 실시예 3에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.4 is a cross-sectional view illustrating a semiconductor device having a capacitor structure according to Embodiment 3 of the present invention.
실시예 3은 실시예 1의 도면 부호 230b의 비아 플러그를 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 3을 설명하기 위한 도 4의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.Example 3 has the same structure as Example 1 except for the via plug of reference numeral 230b of Example 1. Therefore, in the case of having the same structure, the reference numerals of FIG. 4 for describing the third embodiment are used the same as those of FIG. 2 for explaining the first embodiment.
실시예 3에서는 제2커패시터 구조물(210)의 상부 전극(210c)을 연장시켜 비아 플러그(220a)와 연결시키는 구조를 갖는다. 아울러, 제2커패시터 구조물(210)의 상부 전극(210c)이 아닌 제2커패시터 구조물(210)의 하부 전극(210a)을 연장시켜 비아 플러그(220a)와 연결시키는 구조를 만들 수도 있다. 때문에, 상부 금속 배선(240)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.In Embodiment 3, the upper electrode 210c of the second capacitor structure 210 is extended to connect with the via plug 220a. In addition, the structure may be connected to the via plug 220a by extending the lower electrode 210a of the second capacitor structure 210 instead of the upper electrode 210c of the second capacitor structure 210. Therefore, it is possible to omit the via plug for electrical connection between the upper metal wiring 240 and the second capacitor structure 210.
이와 같이, 실시예 3의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.Thus, even in the third embodiment, two capacitor structures are formed on the substrate in the interlayer insulating film between the lower metal wiring and the upper metal wiring. Thus, by forming more capacitor structures within a given unit area, high capacitance can be realized.
실시예 4Example 4
도 5는 본 발명의 실시예 4에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.5 is a cross-sectional view illustrating a semiconductor device having a capacitor structure according to Embodiment 4 of the present invention.
실시예 4는 실시예 1의 도면 부호 230a의 비아 플러그를 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 4를 설명하기 위한 도 5의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.Example 4 has the same structure as Example 1 except for the via plug of reference numeral 230a of Example 1. Therefore, in the case of having the same structure, the reference numerals of FIG. 5 for describing the fourth embodiment are used the same as the reference numerals of FIG. 2 for describing the first embodiment.
실시예 4에서는 제2커패시터 구조물(210)의 하부 전극(210c)을 연장시켜 비아 플러그(220)와 연결시키는 구조를 갖는다. 아울러, 제2커패시터 구조물(210)의 하부 전극(210a)이 아닌 제2커패시터 구조물(210)의 상부 전극(210c)을 연장시켜 비아 플러그(220)와 연결시키는 구조를 만들 수도 있다. 때문에, 상부 금속 배선(240)과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.In Example 4, the lower electrode 210c of the second capacitor structure 210 is extended to connect with the via plug 220. In addition, the structure may be connected to the via plug 220 by extending the upper electrode 210c of the second capacitor structure 210 instead of the lower electrode 210a of the second capacitor structure 210. Therefore, it is possible to omit the via plug for electrical connection between the upper metal wiring 240 and the second capacitor structure 210.
이와 같이, 실시예 4의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.Thus, even in the fourth embodiment, two capacitor structures are formed on the substrate in the interlayer insulating film between the lower metal wiring and the upper metal wiring. Thus, by forming more capacitor structures within a given unit area, high capacitance can be realized.
실시예 5Example 5
도 6은 본 발명의 실시예 5에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.6 is a cross-sectional view of a semiconductor device having a capacitor structure according to Embodiment 5 of the present invention.
실시예 5는 실시예 1의 도면 부호 230a, 230b의 비아 플러그들을 제외하고는 실시예 1과 동일한 구조를 갖는다. 따라서, 동일한 구조를 갖는 경우 실시예 5를 설명하기 위한 도 6의 도면 부호는 실시예 1을 설명하기 위한 도 2의 도면 부호와 동일하게 사용한다.Example 5 has the same structure as Example 1 except for the via plugs 230a and 230b of Example 1. Therefore, in the case of having the same structure, the reference numerals of FIG. 6 for describing the fifth embodiment are used in the same manner as the reference numerals of FIG. 2 for describing the first embodiment.
실시예 5에서는 제2커패시터 구조물(210)의 하부 전극(210c)과 상부 전극(210c) 각각을 연장시켜 비아 플러그들(220, 220a)와 연결시키는 구조를 갖는다. 때문에, 하부 금속 배선(207) 및 상부 금속 배선(240) 각각과 제2커패시터 구조물(210)의 전기적 연결을 위한 비아 플러그의 생략이 가능하다.In Example 5, the lower electrode 210c and the upper electrode 210c of the second capacitor structure 210 extend to connect with the via plugs 220 and 220a. Therefore, the via plug for the electrical connection between the lower metal wiring 207 and the upper metal wiring 240 and the second capacitor structure 210 can be omitted.
이와 같이, 실시예 5의 경우에도, 기판 상에는 하부 금속 배선과 상부 금속 배선 사이의 층간 절연막에 두 개의 커패시터 구조물이 형성된다. 따라서, 주어진 단위 면적 내에 보다 많은 커패시터 구조물을 형성함으로서 높은 커패시턴스의 구현이 가능하다.As such, even in the fifth embodiment, two capacitor structures are formed on the substrate in the interlayer insulating film between the lower metal wiring and the upper metal wiring. Thus, by forming more capacitor structures within a given unit area, high capacitance can be realized.
따라서, 본 발명에 의하면 높은 커패시턴스의 구현이 가능한 복합 신호 소자 또는 RF 소자와 같은 반도체 장치의 구현이 용이하다. 때문에, 본 발명은 반도체 장치의 전기적 신뢰도를 향상시키는 효과가 있다.Therefore, according to the present invention, it is easy to implement a semiconductor device such as a composite signal device or an RF device capable of high capacitance. Therefore, the present invention has the effect of improving the electrical reliability of the semiconductor device.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
도 1은 종래의 커패시터 구조물을 갖는 반도체 장치를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view showing a semiconductor device having a conventional capacitor structure.
도 2는 본 발명의 실시예 1에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.2 is a cross-sectional view of a semiconductor device having a capacitor structure according to Embodiment 1 of the present invention.
도 3은 본 발명의 실시예 2에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.3 is a cross-sectional view illustrating a semiconductor device having a capacitor structure according to Embodiment 2 of the present invention.
도 4는 본 발명의 실시예 3에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.4 is a cross-sectional view illustrating a semiconductor device having a capacitor structure according to Embodiment 3 of the present invention.
도 5는 본 발명의 실시예 4에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.5 is a cross-sectional view illustrating a semiconductor device having a capacitor structure according to Embodiment 4 of the present invention.
도 6은 본 발명의 실시예 5에 따른 커패시터 구조물을 갖는 반도체 장치를 나타내는 단면도이다.6 is a cross-sectional view of a semiconductor device having a capacitor structure according to Embodiment 5 of the present invention.
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