KR20050099765A

KR20050099765A - 박막 트랜지스터 표시판, 이를 포함하는 평판 디스플레이표시 장치 및 그 제조 방법

Info

Publication number: KR20050099765A
Application number: KR1020040024951A
Authority: KR
Inventors: 김상갑; 최희환; 최범락; 최준후
Original assignee: 삼성전자주식회사
Priority date: 2004-04-12
Filing date: 2004-04-12
Publication date: 2005-10-17

Abstract

본 발명은 박막 트랜지스터 표시판과 이를 포함하는 액정 표시 장치 및 그 제조 방법에 대한 것으로, 박막 트랜지스터 표시판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판에서 화소 전극 또는 게이트선 및 데이터선의 확장부를 외부 회로와 연결시키는 접촉 보조 부재를 IZO 및 ITO의 2중층으로 형성하는 것에 대한 발명으로 IZO로 형성된 하부층과 ITO로 형성된 상부층을 가지도록 형성한다.

상기와 같이 화소 전극 또는 접촉 보조 부재를 이중층으로 형성함으로써 식각 과정에서 하부 배선이 손상되는 것을 방지하고 그로스 테스트시 탐침과 접촉 보조 부재와의 접촉 저항의 균일성을 양호하게 확보 할 수 있으며, 또한 접촉 보조 부재만을 IZO와 ITO 이중층으로 형성함으로써 그로스 테스트시 탐침과 접촉 보조 부재와의 접촉 저항의 균일성 확보할 수 있고, ITO의 사용을 줄임으로써 제조 단가를 낮출 수 있다.

Description

박막 트랜지스터 표시판, 이를 포함하는 평판 디스플레이 표시 장치 및 그 제조 방법{Thin Film Transistor substrate, Flat panel display including the same, and manufacturing method thereof}

본 발명은 배선 구조, 이를 이용하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.

박막 트랜지스터 표시판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트선과 화상 신호를 전달하는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터선을 덮어 절연하는 보호막 등을 포함하여 이루어져 있다. 박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체, 데이터선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.

이러한 박막 트랜지스터 표시판을 사용하는 대표적 장치로서 액정 표시 장치가 있는데, 수광형 표시 장치인 액정 표시 장치, 특히 투과형 및 반투과형 액정 표시 장치의 박막 트랜지스터 표시판에서는 화소 전극 재료로 투명한 도전성 물질을 사용하여야 한다. 현재 일반적으로 사용되고 있는 투명 전극 재료로는 ITO(indium tin oxide)와 IZO(indium zinc oxide)가 있는데, 이들은 각각 단점을 가지고 있다. ITO의 경우 사진 식각 공정에서 강산을 사용하여 식각해야 하는데, 이러한 강산이 절연막의 핀홀 등을 통하여 침투하여 데이터 또는 게이트선을 손상시키는 문제가 있다. 반면, IZO의 경우에는 강산을 사용하지 않더라도 사진 식각이 가능하기 때문에 하부 배선을 손상시키는 문제는 없으나, 게이트 및 데이터 구동 IC를 실장하기 전에 탐침을 이용하여 패널의 이상 유무를 검사하는 그로스 테스트(Gross Test: GT) 단계에서 탐침에 이물질이 끼어 접촉 저항을 크게하여 검사를 어렵게 하는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서 형성 과정에서 하부 배선을 손상하지 않으며 그로스 테스트도 용이한 박막 트랜지스터 표시판을 마련하는 것이다.

이러한 과제를 해결하기 위하여 본 발명에서는 IZO 및 ITO의 2중층으로 화소 전극을 형성하거나, 게이트선 및 데이터선의 확장부를 외부 회로와 연결시키는 접촉 보조 부재를 IZO 및 ITO의 2중층으로 형성한다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에"있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에"있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 액정 표시 장치 및 액정 표시 장치용 조사 장치에 대하여 도면을 참고로 상세하게 설명한다.

구체적으로는 도 1에 도시된 바와 같이, 하나의 실시예는 박막 트랜지스터 표시판의 표시 영역에 위치한 박막 트랜지스터, 화소 전극 및 신호선의 부분과 주변영역에 위치한 신호선의 확장부를 포함하며, 도 1은 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이다.

절연 기판(110) 위에 게이트 신호를 전달하며, 주로 가로 방향으로 뻗어 있는 복수의 게이트선(121)이 형성되어 있다.

각 게이트선(121)의 일부는 복수의 게이트 전극(124)을 이룬다. 또한 각 게이트선(121)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(125)를 포함한다. 게이트선(121)의 대부분은 표시 영역에 위치하지만, 게이트선(121)의 확장부(125)는 주변 영역에 위치한다.

게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p)과 그 위의 상부막(121q)을 포함한다. 상부막(121q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(121p)은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어진다. 하부막(121p)과 상부막(121q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다. 도 2에서 게이트 전극 (124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로 표시되어 있다. 그리고 게이트선(121)의 확장부(125)도 상부막(125q)과 하부막(125p)을 포함한다.

또한 하부막(121p)과 상부막(121q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도를 이룬다.

게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 반도체(150)가 형성되어 있다. 반도체(150)는 주로 게이트 전극(124)위에 형성되어 있으며, 반도체(150)는 게이트 전극(124) 보다 넓은 면적을 덮고 있다.

반도체(150)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 섬형 저항성 접촉 부재(163, 165)가 형성되어 있다. 섬형 저항성 접촉 부재는 둘로 나뉘어져 있으며, 서로 쌍을 이루어 반도체 위에 위치한다.

반도체(150)와 저항성 접촉 부재(163, 165)의 측면 역시 경사져 있으며 경사각은 30-80도를 이룬다.

저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극 (175)이 형성되어 있다.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다. 데이터선(171)의 대부분은 표시영역에 위치하지만, 데이터선(171)의 확장부(179)는 주변 영역에 위치한다.

각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극 (175)은 반도체(150)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175)사이의 돌출부(150)에 형성된다.

데이터선(171)과 드레인 전극(175) 또한 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr) 따위의 하부막(171p, 175p)과 그 위에 위치한 알루미늄 계열 또는 은 계열 금속인 상부막(71q, 175q)으로 이루어진다. 그리고 데이터선(171)의 확장부(179)도 상부막(179q)과 하부막(179p)을 포함한다.

데이터선(171) 및 드레인 전극(175)의 하부막(171p, 175p)과 상부막(171q, 175q)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80도의 각도로 각각 경사져 있다.

저항성 접촉 부재(161, 165)는 그 하부의 반도체(150)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다.

데이터선(171), 드레인 전극(175) 및 노출된 반도체(150) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(180)이 형성되어 있다.

보호막(180)에는 드레인 전극(175) 및 데이터선(171)의 확장부(179)를 각각 드러내는 복수의 접촉 구멍(185, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 확장부(125)를 드러내는 복수의 접촉 구멍(182)이 형성되어 있다.

보호막(180) 위에는 복수의 화소 전극(901)과 복수의 접촉 보조 부재(906, 908)가 형성되어 있다.

화소 전극(901)은 하부층(901p) 및 상부층(901q)의 이중층으로 이루어져 있다. 여기서, 하부층(901p)은 IZO로 이루어져 있고, 상부층(901q)은 ITO로 이루어져 있다.

화소 전극(901)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 각각 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.

데이터 전압이 인가된 화소 전극(901)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.

또한 화소 전극(901)과 공통 전극은 축전기[이하 "액정 축전기"라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 액정 축전기의 전압 유지 능력을 강화하기 위해서 액정 축전기와 병렬로 연결된 다른 축전기를 두는 경우도 있다.

화소 전극(901)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.

접촉 보조 부재(906, 908)는 접촉 구멍(182, 189)을 통하여 게이트선의 확장부(125) 및 데이터선의 확장부(179)와 각각 연결된다. 접촉 보조 부재(906, 908)는 게이트선(121) 및 데이터선(171)의 각 확장부(125, 179)와 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용여부는 선택적이다. 이러한 접촉 보조 부재(906, 908)도 하부막(906p, 908p)과 상부막(906q, 908q)의 이중막으로 이루어져 있다. 여기서 하부막(906p, 908p)은 IZO로 형성되어 있고, 상부막(906q, 908q)은 ITO로 형성되어 있다.

이 때, IZO층(901p, 906p, 908p)은 500Å 내지 1500Å의 두께를 가지고, ITO층(901q, 906q, 908q)은 50Å 내지 250Å의 두께를 가진다. 특히, IZO층(901p, 906p, 908p)은 900Å이고, ITO층(901q, 906q, 908q)은 200Å인 것이 가장 바람직하다.

IZO층과 ITO층의 두께를 위와 같은 범위로 정하는 데는 식각에 소요되는 시간을 비롯한 공정 조건과 그로스 테스트시 ITO층이 탐침에 의하여 파괴되지 않는 조건, 증착 장비의 한계 및 광 투과율을 고려하였다.

먼저, 식각에 소요되는 시간의 경우 400Å의 ITO층을 식각하는데 ITO 식각제로 130초 정도가 소요되고, 900Å의 IZO층을 식각하는데 IZO 식각제로 약 45초 정도가 소요되는데, 900Å의 IZO층과 200Å의 ITO층을 식각하는데 IZO 식각제로 약 60초 정도가 소요된다. IZO층과 ITO층의 두께가 두꺼워질수록 식각 시간이 길어지고, 특히 ITO층의 두께가 일정 정도 이상이면 IZO 식각제로 식각하기가 어려워지는 문제점이 있다. 또한, IZO층과 ITO층의 두께가 너무 두꺼워지면 광투과율이 저하되는 문제점도 발생한다. 이러한 문제점을 고려할 때 IZO층의 두께는 1500Å 이하, ITO층의 두께는 250Å 이하인 것이 바람직하다.

다음, 그로스 테스트시 ITO층이 탐침에 의하여 파괴되지 않으려면 일정 두께 이상이 되어야 하며, ITO층 증착 장비의 한계도 고려할 때, ITO층의 두께는 50Å 이상이 바람직하다. 또 화소 전극의 저항을 고려할 때 IZO층의 두께는 500Å 이상이 바람직하다.

그러면 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 6b 및 도 1과 도 2를 참고로 하여 상세히 설명한다.

도 3a, 4a, 5a 및 6a는 도 1 및 도 2의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도이고, 도 3b는 도 3a에서 IIIb-IIIb' 선에 대한 단면도이고, 도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3b의 다음 단계를 도시한 단면도이고, 도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고, 도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 5b의 다음 단계를 도시한 단면도이다.

먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 상부 금속막은 Al-Nd 합금 등 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다. Al-Nd 스퍼터링 표적은 2atm%의 Nd를 포함하는 것이 좋다.

도 3a 및 도 3b에 도시한 바와 같이, 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다.

도 4a 및 도 4b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 불순물 반도체(160)를 포함하는 진성 반도체(150)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250-500℃, 두께는 2,000-5,000Å 정도인 것이 바람직하다.

다음, 도 5a 및 도 5b에 도시한 바와 같이, 두 층의 금속막, 즉 하부막과 상부막을 스퍼터링 따위로 차례로 적층한다. 하부막은 몰리브덴, 몰리브덴 합금, 크롬으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부막은 2,500Å 정도의 두께를 가지는 것이 바람직하고, 표적 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다.

다음, 상부막을 습식 식각으로, 하부막을 건식 식각으로 차례로 패터닝하거나 두 막을 모두 습식 식각으로 패터닝하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 형성한다. 하부막(171p)이 몰리브덴 또는 몰리브덴 합금막인 경우에는 상부막(171q)과 하나의 식각 조건으로 패터닝할 수 있다.

이어, 데이터선(171), 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체(160) 부분을 제거함으로써 복수의 저항성 접촉 부재(160)를 완성하는 한편, 그 아래의 진성 반도체(150) 부분을 노출시킨다. 노출된 진성 반도체(150) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.

다음으로, 도 6a 및 도 6b에서 보는 바와 같이, 보호막(180)을 적층하고 그 위에 감광막을 코팅한 후, 광마스크를 통하여 감광막에 빛을 조사한 후 현상한다. 그 후 애싱 공정 등 식각 단계를 통하여 복수의 접촉 구멍(182, 185, 189)을 형성한다. 이러한 부분의 제거는 건식 식각으로 하며, 게이트 절연막(140)과 보호막(180)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 실시한다.

다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, IZO 및 ITO막을 각각 스퍼터링으로 적층하고 사진 식각하여 이중층으로 형성된 복수의 화소 전극(901)과 복수의 접촉 보조 부재(906, 908)를 형성한다.

이 때, 식각제로는 IZO 식각제를 사용한다. IZO 식각제는 염산, 초산, 초순수(Deionized water) 및 계면 활성제가 혼합된 물질이다. IZO와 ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. 이는 접촉 구멍(182, 185, 189)을 통해 노출되어 있는 금속막(125, 175, 179)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.

이상과 같이 화소 전극(901)을 IZO를 하부층으로 하고 ITO를 상부층으로 하는 이중층으로 형성하면, 사진 식각시 크롬, 알루미늄 등의 식각제를 사용할 수 있어서 하부 배선의 손상이 감소하고, 또한 그로스 테스트시 탐침은 ITO층과 접촉하게 되므로 탐침에 이물질이 끼는 것을 방지할 수 있다.

한편 본 발명의 다른 실시예를 도시하고 있는 도 7 내지 17c를 참고로 하여 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.

도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 8과 도 9는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIII-VIII' 선 및 IX-IX' 선을 따라 잘라 도시한 단면도이다.

도 7 내지 도 9에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 기판(110)위에 복수의 게이트 전극(124)과 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(125)를 포함하는 복수의 게이트선(121)이 형성되어 있고, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)이 형성되어 있다.

게이트선(121)과 유지 전극선(131)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p, 131p)과 그 위의 상부막(121q, 131q)을 포함한다. 게이트선의 상부막(121q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(121p)은 다른 물질, 특히 ITO 및 IZO와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어진다. 하부막(121p)과 상부막(121q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.

유지 전극선(131) 역시 게이트선(121)과 마찬가지로 하부막(131p)과 상부막(131q)을 포함하고, 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터인가 받는다. 화소 전극(901)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수 있다. 이 경우에는 후술하는 유지 축전기용 도전체(177)도 생략한다.

게이트선(121)과 유지 전극선(131)의 하부막(121p. 131p)과 상부막(121q, 131q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도이다.

게이트선(121) 위에는 질화규소 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있으며, 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 분지의 형태로 뻗어 나와서 게이트 전극(124)을 덮는 복수의 돌출부(154)가 형성되어 있다. 또한 유지 전극선(131)의 일부를 덮는 선형 반도체(157)도 형성된다.

반도체(151)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154)위에 위치한다. 한편 섬형 반도체(157) 위에는 섬형 접촉 부재(167)가 형성된다.

반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 경사져 있으며 경사각은 30-80°이다.

저항 접촉 부재(161, 167, 169) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)가 형성되어 있다.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다. 데이터선(171)의 대부분은 표시 영역에 위치하지만, 데이터선(171)의 확장부(179)는 주변 영역에 위치한다.

각 데이터선(171)에서 드레인 전극(175)을 향하여 가지 모양으로 뻗은 복수의 가지가 소스전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.

유지 축전기용 도전체(177)는 유지 전극선(131)의 일부와 중첩되어 있으며, 섬형 반도체(157) 및 섬형 저항성 접촉 부재(167)의 위에 형성된다.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 또한 몰리브덴, 몰리브덴 합금, 크롬 따위의 하부막(171p, 175p, 177p)과 그 위에 위치한 알루미늄 계열 또는 은 계열 금속인 상부막(171q, 175q, 177q)으로 이루어진다. 그리고 데이터선(171)의 확장부(179)도 상부막(179q)과 하부막(179p)을 포함한다.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 하부막(171p, 175p, 177p)과 상부막(171q, 175q, 177q)도 게이트선(121) 및 유지 전극선(131)과 마찬가지로 그 측면이 약 30-80도의 각도로 경사져 있다.

저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 섬형 반도체(157)는 유지 축전기용 도전체(177)의 하부에 있는 저항성 접촉 부재(167)의 하부에 존재한다.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성을 거지는 유기 물질, 플라스마 화학 기상 증착(PECVD; plasma enhanced chemical vapor deposition)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(180)이 형성되어 있다.

보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177)의 하부막(177p) 및 데이터선(171)의 확장부 (179)를 각각 드러내는 복수의 접촉 구멍(185, 187, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 확장부(125)를 드러내는 복수의 접촉 구멍(182)이 형성되어 있다.

보호막(180) 위에는 복수의 화소 전극(901), 복수의 접촉 보조 부재(906, 908)가 형성되어 있다.

화소 전극(901)은 하부층(901p)과 상부층(901q)의 이중층으로 형성되어 있다. 화소 전극의 하부막(901p)은 IZO로 이루어져 있으며, 화소 전극(901)의 상부막(901q)은 ITO로 이루어져 있다.

화소 전극(901)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.

데이터 전압이 인가된 화소전극(901)은 공통 전압을 인가 받은 다른 표시판의 공통 전극과 함께 전기장을 생성함으로써 두 전극사이의 액정층의 액정 분자들을 재배열시킨다.

또한 화소 전극(901)과 공통 전극은 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 이와 이웃하는 유지 전극선(131)의 중첩 등으로 만들어지며, 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.

접촉 보조 부재(906, 908)는 접촉 구멍(182, 189)을 통하여 게이트선의 확장부(125) 및 데이터선의 확장부(179)와 각각 연결된다. 접촉 보조 부재(906, 908)는 게이트선(121) 및 데이터선 (171)의 각 확장부(125, 179)와 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것이다.

이러한 접촉 보조 부재(906, 908)도 하부막(906p, 908p)과 상부막(906q, 908q)의 이중막으로 형성하며, 접촉 보조 부재의 하부막(906p, 908p)은 IZO로 형성되어 있고, 상부막(906q, 908q)은 ITO로 형성되어 있다.

화소 전극(901)과 접촉 보조 부재(906, 908)에서 IZO층(901p, 906p, 908p)은 500Å 내지 1500Å의 두께를 가지고, ITO층(901q, 906q, 908q)은 50Å 내지 250Å의 두께를 가진다. 특히, IZO층(901p, 906p, 908p)은 900Å이고, ITO층(901q, 906q, 908q)은 200Å인 것이 가장 바람직하다.

그러면 도 7, 도 8 및 도9에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 10a 내지 도 17c 및 도 7, 도 8과 도 9를 참고로 하여 상세히 설명한다.

도 10a는 도 7 내지 도 9로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이며, 도 11a 및 11b는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고, 도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도이며, 도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고, 도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 표시판의 단면도이고, 도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선에 대한 단면도이다.

먼저, 투명한 유리 따위로 만들어진 절연 기판(110)위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링 따위로 차례로 적층한다. 상부 금속막은 Al-Nd 합금 등 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다. Al-Nd 스퍼터링 표적은 2atm%의 Nd를 포함하는 것이 좋다.

도 10a 내지 도 10c에 도시한 바와 같이, 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성하며, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 형성한다.

다음, 도 11a 및 11b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(140), 진성 비정질 규소층, 불순물 비정질 규소층을 연속하여 적층하고, 이어 두 층의 금속막, 즉 하부막과 상부막을 스퍼터링 따위로 차례로 적층한 후 감광막(210)을 코팅한다. 그 후, 광마스크를 통하여 감광막(210)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 도 12b 및 도 12c에 도시된 바와 같이 위치에 따라 다르게 형성한다. 이때, 감광막 패턴(212, 214) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 제1 부분(214)은 데이터선이 형성될 부분(A)에 위치한 제2 부분보다 두께가 작게 되도록 하며, 나머지 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(214)의 두께와 A 부분에 남아 있는 감광막(212)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(214)의 두께를 제2 부분(212)의 두께의 1/2 이하로 하는 것이 바람직하다.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역과 차광 영역뿐 아니라 반투명 영역을 두는 것이 그 예이다. 반투명 영역에는 슬릿 패턴, 격자 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.

이어 감광막 패턴(212, 214) 및 그 하부의 막들에 대한 식각을 진행한다. 이때, A영역에 있는 데이터선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체만 남아 있어야 하며, 나머지 부분(B)에는 게이트 절연막(140)이 드러나야 한다.

먼저, 도 13a 및 도 13b에 도시한 것처럼, 나머지 부분(B)의 노출되어 있는 도전체를 제거하여 그 하부의 저항성 접촉 부재(160)를 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체는 식각되고 감광막(212, 214)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다. 그러나 건식 식각의 경우 도전체만을 식각하고 감광막(212, 214)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(212, 214)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(214)의 두께를 두껍게 하여 이 과정에서 제1 부분(214)이 제거되어 하부의 도전체가 드러나는 일이 생기지 않도록 한다.

이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 A영역의 도전체, 즉 소스/드레인용 도전체(178)와 유지 축전기용 도전체(177)만이 남고 기타 부분(B)의 도전체는 모두 제거되어 그 하부의 저항성 접촉 부재(160)가 드러난다. 이때 남은 도전체(178)는 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되어 있는 점이 도 7 내지 도 9와 다르다.

이어 도 14a 및 도 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 저항성 접촉 부재(160) 및 그 하부의 반도체(150)를 감광막의 제1 부분(214)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막(212, 214)과 저항성 접촉 부재(160) 및 반도체(150)가 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건 하에서 행하여야 하며, 특히 감광막(212, 214)과 반도체(150)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막(212, 214)과 반도체(150)에 대한 식각비가 동일한 경우 제1 부분(214)의 두께는 반도체(150)와 저항성 접촉 부재(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.

이렇게 하면, 도 14a 및 도 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(214)이 제거되어 소스/드레인용 도전체(178)가 드러난다. 한편, A영역의 제2 부분(212) 역시 식각되므로 두께가 얇아진다.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체(178) 표면에 남아 있는 감광막 찌꺼기를 제거한다.

다음, 도 15a 및 도 15b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체(178) 및 그 하부의 저항성 접촉 부재(160)를 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체(178)와 저항성 접촉 부재(160) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체(178)에 대해서는 습식 식각으로, 저항성 접촉 부재(160)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체(178)와 저항성 접촉 부재(160)의 식각 선택비가 큰 조건 하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체(178)의 측면은 식각되지만, 건식 식각되는 저항성 접촉 부재(160)는 거의 식각되지 않으므로 계단 모양으로 만들어진다. 저항성 접촉 부재(160) 및 반도체(150)를 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체(150)를 남길 수 있다. 이때, 도 15b에 도시한 것처럼 반도체(154)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(212)이 식각되어 그 하부의 데이터선이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.

이렇게 하면, 소스 전극(173)과 드레인 전극(175)이 분리되면서 데이터선과 그 하부의 저항성 접촉 부재(160)가 완성된다.

마지막으로 A영역에 남아 있는 감광막 제2 부분(212)을 제거한다. 그러나, 제2 부분(212)의 제거는 채널부(C) 소스/드레인용 도전체(178)를 제거한 후 그 밑의 저항성 접촉 부재(160)를 제거하기 전에 이루어질 수도 있다.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.

다음, 도 16a 및 도 16b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD)법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(180)을 형성한다.

이어, 도 17a 내지 도 17c에 도시한 바와 같이, 보호막(180)을 게이트 절연막(140)과 함께 사진 식각하여 드레인 전극(175), 게이트선(121)의 확장부(125), 데이터선(171)의 확장부(179) 및 유지 축전기용 도전체(177) 각각을 드러내는 접촉 구멍(182, 185, 187, 189)을 형성한다.

마지막으로 도 7 내지 도 9에 도시한 바와 같이, IZO층과 ITO층을 증착하고 사진 식각하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 연결되는 화소 전극(901), 게이트선 및 데이터선의 확장부(125, 179)와 각각 연결되는 접촉 보조 부재(906, 908)를 형성한다. 이 때, 상기 화소 전극(901)과 접촉 보조 부재(906, 908)는 하부막(901p, 906p, 908p) 및 상부막(901q, 906q, 908q)의 이중층으로 형성되며, 화소 전극(901) 및 접촉 보조 부재(906, 908)의 하부막(901p, 906p, 908p)은 IZO로 형성하며, 화소 전극의 상부막(901q, 906q, 908q)은 ITO로 형성한다.

도 7, 도 8 및 도 9에 도시된 본 발명의 실시예에서는 도 1 및 도 2에 도시된 실시예에 따른 효과뿐만 아니라 데이터선(171, 173, 175, 177, 179)과 그 하부의 접촉층 패턴(163, 165, 167) 및 반도체(151, 157)를 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(173)과 드레인 전극(175)을 분리함으로써 제조 공정을 단순화할 수 있다.

한편 본 발명의 또 다른 실시예를 도시하고 있는 도 18 내지 도 24b를 참고로 하여 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.

도 18은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 19는 각각 도 18에 도시한 박막 트랜지스터 표시판을 XIXI-XIX' 선을 따라 잘라 도시한 단면도이다.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(124)을 이룬다. 또한 각 게이트선(121)은 아래 방향으로 돌출한 복수의 돌출부(127), 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(125)를 포함한다.

게이트선(121)의 측면은 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도를 이룬다.

게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.

반도체(151)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(161,165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154)위에 위치한다.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 30-80도를 이룬다.

저항성 접촉 부재(161, 165) 및 게이트 절연막(140)위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)가 형성되어 있다.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다. 데이터선(171)의 대부분은 표시 영역에 위치하지만, 데이터선(171)의 확장부는 주변 영역에 위치한다.

각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 소스 전극 (173)과 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.

유지 축전기용 도전체(177)는 게이트선(121)의 돌출부(127)와 중첩되어 있다.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80도의 각도로 각각 경사져 있다.

저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 게이트선(121)과 만나는 부분에서 폭이 커져서 표면의 프로파일을 매끄럽게 하여 데이터선(171)의 단선을 방지한다.

데이터선(171), 드레인 전극(175), 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분 및 이들로 가리지 않은 게이트 절연막(140)의 위에는 적색, 녹색, 청색의 색필터(R, G, B)가 형성되어 있다. 색필터(R, G, B)는 드레인 전극(175)과 유지 축전기용 도전체(177)를 드러내는 개구부(C1, C2)를 가지고 있다.

적색, 녹색, 청색의 색필터(R, G, B) 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 가상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(180)이 형성되어 있다.

보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 확장부(179)를 각각 드러내는 복수의 접촉 구멍(185, 187, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 확장부(125)를 드러내는 복수의 접촉 구멍(182)이 형성되어 있다.

보호막(180) 위에는 하부막(901p, 906p, 908p) 및 상부막(901q, 906q, 908q)의 이중층으로 이루어진 복수의 화소 전극(901), 복수의 접촉 보조 부재(906, 908)가 형성되어 있다. 화소 전극(901)과 접촉 보조 부재(906, 908)의 하부막(901p, 906p, 908p)은 IZO로 형성되어 있으며, 그 상부에 위치한 상부막(901q, 906q, 908q)은 ITO로 형성되어 있다.

데이터 전압이 인가된 화소 전극(901)은 공통 전압을 인가 받는 다른 표시판의 공통 전극 과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.

또한 화소 전극(190)과 공통 전극은 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 "유지 축전기"라 한다. 유지 축전기는 화소 전극(901) 및 이와 이웃하는 게이트선(121)의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 돌출부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 돌출부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180)아래에 두어 둘 사이의 거리를 가깝게 한다.

접촉 보조 부재(192, 199)는 접촉 구멍(12, 189)을 통하여 게이트선의 확장부(125) 및 데이터선의 확장부(179)와 각각 연결된다. 접촉 보조 부재(906, 908)는 게이트선(121) 및 데이터선(171)의 각 확장부(125, 179)와 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것이다.

그러면 도 18 및 도 19에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 20a 내지 도 24b 및 도 18과 도 19를 참고로 하여 상세히 설명한다.

도 20a는 도 18 및 도 19로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 번째 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 20b는 도 20a에서 XXb-XXb' 선을 따라 잘라 도시한 단면도이며, 도 21a는 도 20a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 21b는 도 21a에서 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이며, 도 22a는 도 21a의 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 22b는 도 22a에서 XXIIb-XXIIb' 선을 따라 잘라 도시한 단면도이며, 도 23a는 도 22a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 23b는 도 23a에서 XXIIIb-XXIIIb' 선을 따라 잘라 도시한 단면도이며, 도 24a는 도 23a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 24b는 도 24a에서 XXIVb-XXIVb' 선을 따라 잘라 도시한 단면도이다.

먼저 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속막을 스퍼터링 따위로 적층한다.

도 20a 및 도 20b에 도시한 바와 같이, 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)과 복수의 돌출부(127)를 포함하는 게이트선(121)을 형성한다.

도 21a 및 도 21b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층, 불순물 비정질 규소층의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 선형 불순물 반도체(160)와 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250-500℃, 두께는 2,000-5,000Å 정도인 것이 바람직하다.

다음, 금속막을 스퍼터링 따위로 적층한다.

도 22a 및 도 22b에 도시한 바와 같이, 금속막을 패터닝하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)를 형성한다.

이어, 데이터선(171), 드레인 전극(175), 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. 노출된 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.

다음으로, 도 23a 및 도 23b에 도시된 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 유기 물질을 각각 차례로 도포하고 사진 공정을 통하여 적, 녹, 청의 컬러 필터(R. G. B)를 차례로 형성한다. 이때, 사진 공정에서 적, 녹, 청의 컬러 필터(R, G, B)를 형성할 때 드레인 전극(175)과 유지 축전기용 도전체(177)를 드러내는 개구부(C1, C2)도 함께 형성한다. 왜냐하면, 이후에 보호막(180)에 드레인 전극(175)과 유지 축전기용 도전체 패턴(177)을 접촉 구멍을 형성할 때 프로파일을 양호하게 형성하기 위함이다.

이어 도 24a 및 24b에서 보는 바와 같이, 기판(110)의 낮은 유전율을 가지며, 평탄화가 우수한 유기 절연 물질을 도포하거나 또는 4.0 이하의 낮은 유전율을 가지는 a-Si:C:O, a-Si:O:F 등과 같은 저유전율 절연 물질을 화학 기상 증착으로 적층하여 보호막(180)을 형성하고, 마스크를 이용한 사진 식각 공정으로 게이트 절연막(140)과 함께 패터닝하여, 접촉 구멍(182, 185, 187, 189)을 형성한다. 이때, 드레인 전극(175)과 유지 축전기용 도전체(177)를 드러내는 접촉 구멍(185, 187)은 컬러필터(R, G, B)에 형성되어 있는 개구부(C1, C2)의 안쪽에 형성한다. 이와 같이, 본 발명에서는 컬러필터(R, G, B)에 미리 개구부(C1, C2)를 형성한 다음, 보호막(180)을 패터닝하여 드레인 전극(175)과 유지축전기용 도전체(177)를 드러내는 접촉 구멍(185, 187)을 형성함으로써 접촉 구멍(185, 187)의 프로파일을 양호하게 형성할 수 있다.

마지막으로, 도 18 및 도 19에 도시한 바와 같이, IZO 층과 ITO 층을 증착하고 마스크를 사용하여 사진 식각함으로써 화소 전극(901) 및 접촉 보조 부재(906, 908)를 형성한다. 이때, 식각제로는 IZO 식각제를 사용한다. IZO 식각제는 염산, 초산, 초순수 및 계면 활성제가 혼합된 물질이다.

본 발명의 다른 실시예를 도시하고 있는 도 25 내지 도 35c를 참고로 하여 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.

도 25는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 26 및 도 27은 각각 도 25에 도시한 박막 트랜지스터 표시판을 각각 XXVI-XXVI' 선 및 XXVII-XXVII'선을 따라 잘라 도시한 단면도이다.

도 25 내지 도 27에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 기판(110)위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(125)를 포함한다. 그리고 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)이 형성되어 있다.

유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가 받는다. 화소 전극(901)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)과 유지 축전기용 도전체(177)는 생략할 수도 있다.

게이트선(121)과 유지 전극선(131)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도를 이룬다.

게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있으며, 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 분지의 형태로 뻗어 나와서 게이트 전극(124)을 덮는 복수의 돌출부(154)가 형성되어 있다. 또한 유지 전극선(131)의 일부를 덮는 반도체(157)도 형성되는데, 상기 돌출부(154)와 유지 전극선의 일부를 덮는 반도체(157)는 연결되어 있다.

반도체(151)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 저항성 접촉 부재(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154)위에 위치한다. 한편 유지 전극선의 일부를 덮는 반도체(157) 위에는 접촉 부재(167)가 형성되며, 유지 전극선의 일부를 덮는 반도체(157)가 반도체의 돌출부(154)와 연결된 것과 같이 유지 전극선의 일부를 덮는 반도체의 상부에 위치하는 접촉 부재(167)도 섬형 접촉 부재(165)와 연결된다.

반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 경사져 있으며 경사각은 30-80도이다.

저항 접촉 부재(161, 165, 167) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)가 형성되어 있다. 여기에서 드레인 전극(175)과 유지 축전기용 도전체(177)는 상호 연결되어 있다.

각 데이터선(171)에서 드레인 전극(175)을 향하여 가지 모양으로 뻗은 복수의 가지가 소스전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 드레인 전극(175)에서 소스 전극(173)의 반대측은 유지 축전기용 도전체(177)와 연결되어 있으며, 유지 축전기용 도전체(177)는 유지 전극선(131)의 일부와 중첩되어 있고, 반도체(157) 및 저항성 접촉 부재(167)의 위에 형성된다.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121) 및 유지 전극선(131)과 마찬가지로 그 측면이 기판(110)에 대하여 약 30-80도의 각도를 이루도록 경사져 있다.

저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 반도체(157)는 유지 축전기용 도전체(177)의 하부에 있는 저항성 접촉 부재(167)의 하부에 존재한다.

데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착(PECVD; plasma enhanced chemical vapor deposition)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(180)이 형성되어 있다.

보호막(180) 위에는 복수의 화소 전극(901), 복수의 접촉 보조 부재(906, 908)가 형성되어 있다. 이러한 화소 전극(901)은 하부막(901p) 및 상부막(901q)의 이중층으로 형성되어 있다. 여기서 화소 전극의 하부막(901p)은 IZO로 이루어져 있으며, 화소 전극의 상부막(901q)은 ITO로 이루어져 있다.

데이터 전압이 인가된 화소 전극(901)은 공통 전압을 인가 받은 다른 표시판의 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.

또한 화소 전극(901)과 공통 전극은 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(901)과 이웃하는 유지 전극선(131)의 중첩 등으로 만든다.

이러한 접촉 보조 부재(906, 908)도 하부막(906p, 908p) 및 상부막(906q, 908q)의 이중막으로 형성되어 있으며, 접촉 보조 부재의 하부막(906p, 908p)은 IZO로 형성되어 있고, 상부막(906q, 908q)은 ITO로 형성되어 있다.

화소 전극(901)과 접촉 보조 부재(906, 908)의 이중층에서, IZO층(901p, 906p, 908p)은 500Å 내지 1500Å의 두께를 가지고, ITO층(901q, 906q, 908q)은 50Å 내지 250Å의 두께를 가진다. 특히, IZO층(901p, 906p, 908p)은 900Å이고, ITO층(901q, 906q, 908q)은 200Å인 것이 가장 바람직하다.

그러면 도 25, 도 26 및 도 27에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 28a 내지 도 35c 및 도 25, 도 26과 도 27을 참고로 하여 상세히 설명한다.

도 28a는 도 25 내지 도 27로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 번째 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 28b 및 28c는 각각 도 28a에서 XXVIIIb-XXVIIIb' 선 및 XXVIIIc-XXVIIIc' 선을 따라 잘라 도시한 단면도이며, 도 29a 및 29b는 각각 도 28a에서 XXVIIIb-XXVIIIb' 선 및 XXVIIIc-XXVIIIc' 선을 따라 잘라 도시한 단면도로서, 도 28b 및 도 28c 다음 단계에서의 단면도이고, 도 30a는 도 29a 및 29b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 30b 및 30c는 각각 도 30a에서 XXXb-XXXb' 선 및 XXXc-XXXc' 선을 따라 잘라 도시한 단면도이며, 도 31a, 32a, 33a와 도 31b, 32b, 33b는 각각 도 30a에서 XXXb-XXXb' 선 및 XXXc-XXXc' 선을 따라 잘라 도시한 단면도로서 도 30b 및 30c 다음 단계들을 공정 순서에 따라 도시한 것이고, 도 34a는 도 33a 및 33b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 34b 및 34c는 각각 도 34a에서 XXXIVb-XXXIVb' 선 및 XXXIVc-XXXIVc' 선을 따라 잘라 도시한 단면도이고, 도 35a는 도 34a 내지 도 34c의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 35b 및 35c는 각각 도 35a에서 XXXVb-XXXVb' 선 및 XXXVc-XXXVc' 선을 따라 잘라 도시한 단면도이다.

먼저, 투명한 유리 따위로 만들어진 절연 기판(110)위에 금속막을 스퍼터링 따위로 증착한다.

도 28a 내지 도 28c에 도시한 바와 같이, 금속막을 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성하며, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 형성한다.

다음, 도 29a 및 도 29b에 도시한 바와 같이, 게이트 절연막(140), 반도체층(150), 중간층(160)을 화학 기상 증착법을 이용하여 연속 증착하고, 이어 금속막을 스퍼터링 따위로 차례로 증착하고, 그 위에 감광막(210)을 코팅한다.

그 후, 마스크를 통하여 감광막(210)에 빛을 조사한 후 현상하여 도 30b 및 30c에 도시한 바와 같이, 감광막 패턴(212, 214)을 형성한다. 이때, 감광막 패턴(212, 214) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 제1 부분(214)은 데이터선(171), 소스 전극(173), 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선의 확장부가 형성될 부분(A 영역)에 위치한 제2 부분(212)보다 두께가 작게 되도록 하며, 기타 부분(B 영역)의 감광막은 모두 제거한다. 이때, 채널부(C)에 남아있는 제1 부분(214)의 두께와 A 영역에 남아있는 감광막(212)의 두께의 비는 후에 후술할 식각 공정에서 공정 조건에 따라 다르게 하여야 하되, 제1 부분(214)의 두께를 제2 부분(212)의 두께의 1/2 이하로 하는 것이 바람직하다.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있다. 즉, A 영역의 빛 투과량을 조절하기 위하여 슬릿이나 격자 형태의 패턴을 형성하거나 반투명막을 사용할 수 있다. 이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남는다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.

이러한 얇은 두께의 감광막(214)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.

이어 감광막 패턴(214) 및 그 하부의 막들에 대한 식각을 진행한다. 이때, A영역에 있는 데이터선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체만 남아 있어야 하며, 나머지 부분(B)에는 게이트 절연막(140)이 드러나야 한다.

먼저, 도 31a 및 도 31b에 도시한 것처럼, 나머지 부분(B)의 노출되어 있는 도전체를 제거하여 그 하부의 저항성 접촉 부재(160)를 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체는 식각되고 감광막(212, 214)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다. 그러나 건식 식각의 경우 도전체만을 식각하고 감광막(212, 214)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(212, 214)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(214)의 두께를 두껍게 하여 이 과정에서 제1 부분(214)이 제거되어 하부의 도전체가 드러나는 일이 생기지 않도록 한다.

이렇게 하면, 도 31a 및 도 31b에 나타낸 것처럼, 채널부(C) 및 A영역의 도전체, 즉 데이터선(171), 소스/드레인용 도전체(178) 및 유지 축전기용 도전체(177)만이 남고 기타 부분(B)의 도전체는 모두 제거되어 그 하부의 저항성 접촉 부재(160)가 드러난다. 이때 남은 도전체(178)는 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되어 있는 점이 도 25 내지 도 27과 다르다.

이어 기타 부분(B)의 노출된 저항성 접촉 부재(160) 및 그 하부의 반도체(150)를 감광막의 제1 부분(214)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막(212, 214)과 저항성 접촉 부재(160) 및 반도체(150)가 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건 하에서 행하여야 하며, 특히 감광막(212, 214)과 반도체(150)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막(212, 214)과 반도체(150)에 대한 식각비가 동일한 경우 제1 부분(214)의 두께는 반도체(150)와 저항성 접촉 부재(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.

이렇게 하면, 도 32a 및 도 32b에 나타낸 바와 같이, 채널부(C)의 제1 부분(214)이 제거되어 소스/드레인용 도전체(178)가 드러난다. 한편, A영역의 제2 부분(212) 역시 식각되므로 두께가 얇아진다.

다음, 채널부(C)의 소스/드레인용 도전체(178) 및 그 하부의 저항성 접촉 부재(160)를 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체(178)와 저항성 접촉 부재(160) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체(178)에 대해서는 습식 식각으로, 저항성 접촉 부재(160)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체(178)와 저항성 접촉 부재(160)의 식각 선택비가 큰 조건 하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체(178)의 측면은 식각되지만, 건식 식각되는 저항성 접촉 부재(160)는 거의 식각되지 않으므로 계단 모양으로 만들어진다. 저항성 접촉 부재(160) 및 반도체(150)를 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체(150)를 남길 수 있다. 이때, 도 33b에 도시한 것처럼 반도체(154)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(212)이 식각되어 그 하부의 데이터선이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.

이렇게 하면, 도 33a 및 도 33b에 도시한 바와 같이, 소스 전극(173)과 드레인 전극(175)이 분리되면서 데이터선(171)과 그 하부의 저항성 접촉 부재(161, 163, 165)가 완성된다.

이와 같이 하여 도 33a 및 도 33b에 도시된 상태를 완성한 후, 도 34a 내지 도 34c에 도시한 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 물질을 도포하고 노광 및 현상 공정을 통한 사진 공정으로 패터닝하여 적, 녹, 청의 컬러필터(R, G, B)를 차례로 형성하는 동시에, 적, 녹, 청의 컬러 필터(R, G, B)에 드레인 전극(175) 및 유치 축전기용 도전체(177)를 드러내는 개구부(C1, C2)도 함께 형성한다.

이때, 박막 트랜지스터의 채널부(C) 상부에 적 또는 녹의 컬러 필터로 이루어진 광 차단층을 형성할 수 있으며, 이는 박막 트랜지스터의 채널부(C)로 입사하는 단파장의 가시광선을 보다 완전히 차단하거나 흡수하기 위함이다.

이어, 기판(110)의 상부에 적, 녹, 청의 컬러 필터(R, G, B)를 덮는 보호막(180)을 아크릴계의 유기 물질로 도포하거나 4.0 이하의 저유전율 절연 물질을 화학 기상 증착으로 적층하고, 마스크를 이용한 사진 식각 공정으로 보호막(180)을 게이트 절연막(140)과 함께 패터닝하여 드레인 전극(175), 게이트선의 확장부(125), 데이터선의 확장부(179) 및 유지 축전기용 도전체(179)를 각각 드러내는 접촉 구멍(182, 185, 187, 189)을 형성한다. 이때, 데이터선의 확장부(179) 및 유지 축전기용 도전체(177)를 각각 드러내는 접촉 구멍(189, 187)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 형성하여, 접촉 구멍(187, 189)의 프로파일을 양호하게 형성한다.

마지막으로, 도 25 내지 도 27에 도시한 바와 같이 IZO 및 ITO층을 증착하고 마스크를 사용하여 사진 식각 공정으로 식각하여 화소 전극(901), 접촉 보조 부재(906, 908)를 형성한다. 이때, 식각제로는 IZO 식각제를 사용한다. IZO 식각제는 염산, 초산, 초순수 및 계면 활성제가 혼합된 물질이다.

한편 본 발명의 다른 실시예를 도시하고 있는 도 36 내지 도 45를 참고로 하여 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.

도 36은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 37은 도 36의 XXXVII-XXXVII' 선에 대한 단면도이다.

본 실시예는 도 1 및 도 2에 도시된 실시예와 거의 동일한 구조를 가지고 있으나, 화소 전극(901)은 단일층으로 형성되어 있다는 점이 다르다. 접촉 보조 부재(906, 908)는 도 1 미 도 2의 실시예와 마찬가지로 IZO 및 ITO 이중층으로 형성되어 있다. 이하 상세하게 살펴본다.

게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p)과 그 위의 상부막(121q)을 포함한다. 상부막(121q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(121p)은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어진다. 하부막(121p)과 상부막(121q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다. 도 37에서 게이트 전극 (124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로 표시되어 있다. 그리고 게이트선(121)의 확장부(125)도 상부막(125q)과 하부막(125p)을 포함한다.(125p, 125q)

저항성 접촉 부재(161, 165)는 그 하부의 반도체(150)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극9175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다.

보호막(180) 위에는 IZO 단일층으로 이루어진 복수의 화소 전극(901), IZO 및 ITO의 이중층으로 이루어진 복수의 접촉 보조 부재(906, 908)가 형성되어 있다.

그러면 도 36 및 도 37에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 38a 내지 도 45 및 도 36과 도 37을 참고로 하여 상세히 설명한다.

도 38a, 39a, 40a 및 41a는 도 36 및 도 37로 나타낸 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도이고, 도 38b는 도 38a에서 XXXVIIIb-XXXVIIIb' 선에 대한 단면도이고, 도 39b는 도 39a에서 XXXIXb-XXXIXb' 선에 대한 단면도로서 도 38b의 다음 단계를 도시한 단면도이고, 도 40b는 도 40a에서 XLb-XLb' 선에 대한 단면도로서 도 39b의 다음 단계를 도시한 단면도이고, 도 41b는 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 40b의 다음 단계를 도시한 단면도이고, 도 42는 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 41의 다음 단계를 도시한 단면도이고, 도 43은 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 42의 다음 단계에서 색필터 표시판이 결합된 상태를 도시한 단면도이고, 도 44는 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 43의 다음 단계를 도시한 단면도이고, 도 45는 도 44로 나타낸 액정 표시 장치를 제조하기 위한 새도우 마스크를 도시한 도면이다.

도 38a 및 도 38b에 도시한 바와 같이, 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다.

도 39a 및 도 39b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 불순물 반도체(160)를 포함하는 진성 반도체(150)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250-500℃, 두께는 2,000-5,000Å 정도인 것이 바람직하다.

다음, 도 40a 및 도 40b에 도시한 바와 같이, 두 층의 금속막, 즉 하부막과 상부막을 스퍼터링 따위로 차례로 적층한다. 하부막은 몰리브덴, 몰리브덴 합금, 크롬으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부막은 2,500Å 정도의 두께를 가지는 것이 바람직하고, 표적 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다.

다음으로, 도 41a 및 도 41b에서 보는 바와 같이, 보호막(180)을 적층하고 그 위에 감광막을 코팅한 후, 광마스크를 통하여 감광막에 빛을 조사한 후 현상한다. 그 후 애싱 공정 등 식각 단계를 통하여 복수의 접촉 구멍(182, 185, 189)을 형성한다. 이러한 부분의 제거는 건식 식각으로 하며, 게이트 절연막(140)과 보호막(180)에 대하여 실질적으로 동일한 식각비를 가지는 식각 조건으로 실시한다.

다음, 도 36 및 도 42에 도시한 바와 같이, IZO를 증착하고 사진 식각하여 드레인 전극 위에 형성되는 접촉 구멍(185)을 통하여 드레인 전극(175)과 연결되는 화소 전극(901)과 게이트선(121) 및 데이터선(171)의 확장부(125, 179)위에 형성되는 접촉 구멍(182, 189)을 통하여 데이터선의 확장부(125)와 게이트선의 확장부(179)와 각각 연결되는 접촉 보조 부재(906, 908)의 하부층(906p, 908p)을 형성한다. IZO를 적층하기 전의 예열 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. 이는 접촉 구멍(182, 185, 189)을 통해 노출되어 있는 금속막(125, 175, 179)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.

이상과 같이 화소 전극(901)을 IZO를 이용하여 형성하면 사진 식각시 크롬, 알루미늄 등의 식각제를 사용할 수 있어서 하부 배선의 손상이 감소한다는 장점이 있다. 그러나, 게이트선의 확장부(125) 및 데이터선의 확장부(179)와 각각 연결되는 접촉 보조 부재(906, 908)를 IZO로 형성한 경우에는 그로스 테스트(Gross Test; GT)단계에서 접촉 보조 부재(906, 908)의 C, Si 성분이 탐침의 표면에 흡착됨으로써 검사를 어렵게 하는 문제점이 있다.

이를 방지하기 위해 본 발명에서는 도 36 및 도 37에 도시한 바와 같이, IZO로 형성한 접촉 보조 부재의 하부층(906p, 908p) 위에만 ITO를 별도로 증착한다.

이하에서, IZO로 형성한 접촉 보조 부재의 하부층(906p, 908p)에만 ITO를 별도로 증착하는 단계를 상세히 설명한다.

도 43에는 도 36 및 도 42에 도시된 바와 같이 IZO만으로 형성된 화소전극(901)과 접촉 보조 부재의 하부층(906p, 908p)이 형성되어 있는 박막 트랜지스터 표시판(100)에 공통 전극(270), 색필터(230) 및 블랙 매트릭스(220)가 형성되어 있는 색필터 기판(200)을 부착시킨 액정 표시 장치를 도시하였다.

도 43에 도시된 바와 같이, IZO 만으로 형성된 화소 전극(901)과 보호막(180)위에 액정의 배향을 결정하는 배향막(11)을 형성한다. 그리고 배향막(11) 위에 액정 표시 장치의 셀 갭을 유지하기 위한 스페이서(320)를 형성한다. 그리고, 박막 트랜지스터 표시판의 테두리에 밀봉재(310)를 형성한다. 여기서 밀봉재(310)는 액정을 적하하는 방식의 경우에는 폐곡선을 이루도록 형성하고, 박막 트랜지스터 표시판과 색필터 표시판을 결합한 이후에 주입하는 방식의 경우에는 주입구를 둬야 하므로 개곡선으로 형성한다.

액정을 적하하는 방식의 경우에는 밀봉재(310)가 둘러싸는 공간에 액정을 적하하여 채우고 색필터 표시판(200)을 결합한다.

액정을 나중에 주입하는 방식의 경우에는 박막 트랜지스터 표시판과 색필터 표시판을 결합하여 그 사이에 액정이 주입된 공간을 형성한 후 액정을 주입하고 액정 주입구를 밀봉한다.

밀봉재(310)의 외부에는 박막 트랜지스터 표시판에 형성되어 있는 배선으로부터 색필터 표시판의 공통 전극(270)으로 공통 전위를 인가하기 위한 쇼트(60)를 형성한다.

다음으로, 도 44에 도시된 바와 같이, 상기의 제조된 액정 표시 장치의 게이트선의 확장부(125) 및 데이터선의 확장부(179)와 각각 연결되는 접촉 보조 부재(906p, 908p) 위에만 별도의 ITO층(906q, 908q)을 형성한다.

이를 위해 도 45에 도시된 바와 같이, 섀도우 마스크(Shadow mask)(5)를 이용하여 증발 증착(Evaporation)하는 방법으로 ITO 층(906q, 908q)을 IZO로 이루어진 접촉 보조 부재의 하부층(906p, 908p) 위에 형성한다.

증발 증착은 박막으로 증착될 물질을 증발시켜 기판에 증착시키는 방법으로서, 열적 가열에 의해 증발시키거나, 전자빔으로 가열하여 증발시키는 방법 등이 있다.

물질에 플라즈마 상태의 이온충격을 주어 기판에 증착시키는 스퍼터링과 달리 증발 증착은 저진공에서도 가능하며 높은 에너지가 요구되지 않는다는 장점이 있다. 그리고, 섀도우 마스크를 이용하여 선택적으로 필요한 부분에만 증착할 수 있다는 장점이 있다.

이러한 증발 증착 방법은 박막 트랜지스터 표시판(100) 및 색필터 기판(200)을 부착시키고, 그 사이에 액정을 주입하여 액정 패널을 형성하고 대형 기판을 셀 단위로 자른 후에 실시한다. 즉, 모듈 공정 이전의 비주얼 테스트를 진행하기 전에 실시하는 것이 바람직하다.

증발 증착 방법으로 ITO층을 IZO로 형성된 접촉 보조 부재에 형성하는 공정은 대형 기판을 셀 단위로 자른 후에 새도우 마스크를 이용하여 접촉 보조 부재 부분만 선택적으로 증착하기 때문에 기판의 대형화에도 유연하게 대응이 가능하다는 장점이 있다.

섀도우 마스크(5)는 IZO로 형성된 접촉 보조 부재의 하부층(906p, 908p)이 형성되어 있는 부분만 노출되도록 본딩 패드에 대응되는 부분이 절개되어 있다. 즉, 새도우 마스크(5)는 게이트선의 확장부(125)와 연결되는 접촉 보조 부재의 하부층(906p)에 대응되는 부분인 게이트 절개부(5a)와, 데이터선의 확장부(179)와 연결되는 접촉 보조 부재의 하부층(908p)에 대응되는 부분인 데이터 절개부(5b)를 포함한다.

따라서, 접촉 보조 부재(906, 908)는 하부층(906p, 908p)이 IZO이고, 상부층(906q, 908q)이 ITO인 이중층이 되므로 그로스 테스트시 탐침과 접촉 보조 부재의 상층인 ITO(906q, 908q)이 접촉되므로 그로스 테스트시 탐침에 이물질이 끼지 않는다.

한편 상기와 같은 발명의 핵심은 유기 EL 디스플레이에도 적용이 가능하며, 이하에서 유기 EL 디스플레이에서의 실시예를 설명한다. 유기 EL 디스플레이에 대한 내용은 2개의 실시예로 나누어 기술하겠으며, 도 46에서 도 62b까지의 도면과 도 63에서 도 67까지의 도면에 각각 도시되어 있다. 실시예를 설명함에 있어서 비정질 규소를 박막 트랜지스터의 반도체로 이용하는 유기 발광 표시 장치용 박막 트랜지스터 표시판을 예를 들어서 설명하기로 한다.

도 46은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 47 및 도 48은 각각 도 46의 XLVII-XLVII' 선 및 XLVIII-XLVIII' 선을 따라 잘라 도시한 단면도이고, 도 49 및 도 50은 도 46의 XLIX-XLIX' 선 및 L-L'선을 따라 잘라 도시한 단면도이다.

절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 돌출 되어 복수의 제1 게이트 전극(gate electrode)(124a)을 이룬다. 또한 게이트선(121)과 동일한 층으로 제2 게이트 전극(124b)이 형성되어 있으며, 제2 게이트 전극(124b)에는 세로 방향으로 뻗은 유지 전극(133)이 연결되어 있다.

게이트선(121), 제1 및 제2 게이트 전극(124a, 124b) 및 유지 전극(133)은 물리적 성질이 다른 두 개의 막을 포함할 수 있다. 하나의 도전막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어지는 것이 바람직하다. 이와는 달리, 다른 도전막은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어지는 것이 바람직하다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.

게이트선(121)과 유지 전극(133)의 측면은 경사져 있으며 경사각은 기판(110)에 대하여 30-80도를 이룬다.

게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.

게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)와 섬형 반도체(154b)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)가 제1 게이트 전극(124a)을 향하여 뻗어 나와 제1 게이트 전극(124a)과 중첩하는 제1 채널부(154a)를 이루고 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 확장되어 있다. 섬형 반도체(154b)는 제2 게이트 전극(124b)과 교차하는 제2 채널부를 포함하고, 유지 전극(133)과 중첩하는 유지 전극부(157)를 가진다.

제1 반도체(151) 및 제2 반도체(154b)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165a, 163b, 165b)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163a)를 가지고 있으며, 이 돌출부(163a)와 섬형 접촉 부재(165a)는 쌍을 이루어 제1 반도체(151)의 돌출부(154a) 위에 위치한다. 또한, 섬형 접촉 부재(163b, 165b)는 제2 게이트 전극(124b)을 중심으로 마주하여 쌍을 이루며 제2 반도체(154b) 상부에 위치한다.

반도체(151, 154b)와 저항성 접촉 부재(161, 165a, 163b, 165b)의 측면 역시 경사져 있으며 경사각은 30-80도이다.

저항성 접촉 부재(161, 165a, 163b, 165b) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 제1 드레인 전극(drain electrode)(175a), 복수의 전원선(172) 및 제2 드레인 전극(175b)이 형성되어 있다.

데이터선(171) 및 전원선(172)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)과 전원 전압을 각각 전달한다. 각 데이터선(171)에서 제1 드레인 전극(175a)을 향하여 뻗은 복수의 가지가 제1 소스 전극(source electrode)(173a)을 이루며 각 전원선(172)에서 제2 드레인 전극(175b)을 향하여 뻗은 복수의 가지가 제2 소스 전극(173b)을 이룬다. 한 쌍의 제1 및 제2 소스 전극(173a, 173b)과 제1 및 제2 드레인 전극(175a, 175b)은 서로 분리되어 있으며 각각 제1 및 제2 게이트 전극(124a, 124b)에 대하여 서로 반대쪽에 위치한다.

제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 선형 반도체(151)의 돌출부(154a)와 함께 스위칭 박막 트랜지스터 (switching thin film transistor)를 이루며, 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 섬형 반도체(154b)와 함께 구동 박막 트랜지스터(driving thin film transistor)를 이룬다. 이때, 전원선(172)은 섬형 반도체(154b)의 유지 전극부(157)와 중첩한다.

데이터선(171), 제1 및 제2 드레인 전극(175a, 175b) 및 전원선(172)은 몰리브덴(Mo), 몰리브덴 합금을 포함하는데, 이중막 또는 삼중막의 구조인 경우에 알루미늄 계열의 도전막을 포함할 수 있다. 이중막일 때 알루미늄 계열의 도전막은 몰리브덴 계열의 도전막 하부에 위치하는 것이 바람직하며, 삼중막일 때에는 알루미늄 계열의 도전막이 중간층으로 위치하는 것이 바람직하다.

데이터선(171), 제1 및 제2 드레인 전극(175a, 175b) 및 전원선(172)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80도의 각도로 각각 경사져 있다.

저항성 접촉 부재(161, 163b, 165a, 165b)는 그 하부의 제1 반도체(151) 및 제2 반도체(154b)와 그 상부의 데이터선(171), 제1 드레인 전극(175a, 175b), 전원선(172) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이를 비롯하여 데이터선(171) 및 제1 드레인 전극(175a)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)으로 인한 단차 부분에서 데이터선(171)이 단선되는 것을 방지한다.

데이터선(171), 제1 및 제2 드레인 전극(175a, 175b) 및 전원선(172)과 노출된 반도체(151, 154b) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.

보호막(180)을 유기 물질로 형성하는 경우에는 반도체(151) 및 제2 반도체(154b)가 드러난 부분에 유기 물질이 직접 접촉하는 것을 방지하기 위해 유기막의 하부에 질화 규소 또는 산화 규소로 이루어진 무기 절연막을 추가로 형성할 수 있다.

보호막(180)에는 제1 드레인 전극(175a), 제2 게이트 전극(124b), 제2 드레인 전극(175b) 및 게이트선의 확장부(125)와 데이터선의 확장부(179)를 각각 드러내는 복수의 접촉 구멍(contact hole)(185, 183, 181. 182, 189)이 형성되어 있다.

여기서 보호막(180)에 형성되어 있는 데이터선(171) 및 게이트선 (121)의 확장부(125, 179)를 드러내는 접촉 구멍(182, 189)은 외부의 구동 회로 출력단과 데이터선(171) 및 게이트선(121)의 확장부(125, 179)를 연결하기 위한 것이다. 이때, 구동 회로 출력단과 게이트선(121) 및 데이터선(171)의 확장부(125, 179) 사이에는 이방성 도전 필름이 놓여 물리적 접착과 전기적 연결을 도모한다. 그러나 기판(110)의 상부에 구동 회로를 직접 형성하는 경우에는 게이트선(121)과 데이터선(171)은 구동회로의 출력단과 연결된 상태로 형성되므로 별도의 접촉 구멍은 필요하지 않다. 때에 따라서는 게이트 구동회로는 기판(110)에 직접 형성하고 데이터 구동 회로는 별도 칩 형태로 실장할 수도 있는데, 이 경우에는 데이터선(171)의 확장부(179)를 노출하는 접촉 구멍(189)만 형성한다.

접촉 구멍(185, 183, 181. 182, 189)은 제1 및 제2 드레인 전극(175a, 175b), 제2 게이트 전극(124b) 및 게이트선의 확장부(125)와 데이터선의 확장부(179)를 드러내는데, 접촉 구멍(185, 183, 181. 182, 189)에서는 이후에 형성되는 도전막과 접촉 특성을 확보하기 위해 알루미늄 계열의 도전막이 드러나지 않는 것이 바람직하며, 드러나는 경우에는 전면 식각을 통하여 제거하는 것이 바람직하다.

보호막(180) 위에는 복수의 화소 전극(pixel electrode)(901), 복수의 연결 부재(connection assistant)(902) 및 복수의 접촉 보조 부재(906, 908)가 형성되어 있다.

화소 전극(901)은 접촉 구멍(185)을 통하여 제2 드레인 전극(175b)과 각각 물리적·전기적으로 연결되어 있으며, 연결 부재(902)는 접촉 구멍(181, 183)을 통하여 제1 드레인 전극(175a)과 제2 게이트 전극(124b)을 연결한다. 접촉 보조 부재(906, 908)는 접촉 구멍(182, 189)을 통하여 게이트선의 확장부(125) 및 데이터선의 확장부(179)에 각각 연결되어 있다.

화소 전극(901), 연결 부재(902) 및 접촉 보조 부재(906, 908)는 IZO(indium zinc oxide)층(901p, 902p, 906p, 908p)과 ITO(indium tin oxide)층(901q, 902q, 906q, 908q) 이중층으로 이루어져 있으며, 바람직하게는 화소 전극(901), 연결 부재(902) 및 접촉 보조 부재(906, 908)의 하부가 IZO층(901p, 902p, 906p, 908p)이며, 상부가 ITO층(901q, 902q, 906q, 908q)이다.

보호막(180) 상부에는 유기 절연 물질 또는 무기 절연 물질로 이루어져 있으며, 유기 발광 셀을 분리시키기 위한 격벽(803)이 형성되어 있다. 격벽(803)은 화소 전극(901) 가장자리 주변을 둘러싸서 유기 발광층(70)이 채워질 영역을 한정하고 있다.

격벽(803)에 둘러싸인 화소 전극(901) 위의 영역에는 유기 발광층(70)이 형성되어 있다. 유기 발광층(70)은 적색, 녹색, 청색 중 어느 하나의 빛을 내는 유기 물질로 이루어지며, 적색, 녹색 및 청색 유기 발광층(70)이 순서대로 반복적으로 배치되어 있다.

격벽(803) 위에는 격벽(803)과 동일한 모양의 패턴으로 이루어져 있으며, 금속과 같이 낮은 비저항을 가지는 도전 물질로 이루어진 보조 전극(272)이 형성되어 있다. 보조 전극(272)은 이후에 형성되는 공통 전극(270)과 접촉하여 공통 전극(270)의 저항을 감소시키는 역할을 한다.

격벽(803), 유기 발광층(70) 및 보조 전극(272) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 알루미늄 등의 저저항 금속으로 이루어져 있다. 여기서는 배면 발광형 유기 발광 표시 장치를 예시하고 있으나, 전면 발광형 유기 발광 표시 장치 또는 양면 발광형 유기 발광 표시 장치의 경우에는 공통 전극(270)을 ITO 또는 IZO 등의 투명한 도전 물질로 형성한다.

도 46 내지 도 50에 도시한 유기 발광 표시 장치용 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 51 내지 도 62b 및 도 46 내지 도 50을 참고로 하여 상세히 설명한다.

도 51, 도 53, 도 55, 도 57, 도 59, 도 61은 도 46 내지 도 50의 박막 트랜지스터 표시판의 제조 방법에서 중간 단계를 도시한 배치도이고, 도 52a, 도 52b 및 도 52c는 도 51에서 LIIa-LIIa' 선, LIIb-LIIb' 선 및 LIIc-LIIc' 선을 따라 잘라 도시한 단면도이고, 도 54a, 도 54b 및 도 54c는 도 53에서 LIVa-LIVa' 선, LIVb-LIVb' 선 및 LVIc-LVIc' 선을 따라 잘라 도시한 단면도이고, 도 56a, 도 56b, 도 56c 및 도 56d는 도 55에서 LVIa-LVIa' 선, LVIb-LVIb' 선, LVIc-LVIc' 선 및 LVId-LVId' 선을 따라 잘라 도시한 단면도이고, 도 58a, 도 58b, 도 58c 및 도 58d는 도 57에서 LVIIIa-LVIIIa' 선, LVIIIb-LVIIIb' 선, LVIIIc-LVIIIc' 선 및 LVIIId-LVIIId' 선을 따라 잘라 도시한 단면도이고, 도 60a, 도 60b, 도 60c 및 도 60d는 도 59에서 LXa-LXa' 선, LXb-LXb' 선, LXc-LXc' 선 및 LXd-LXd' 선을 따라 잘라 도시한 단면도이고, 도 62a 및 도 62b는 도 61에서 LXIIa-LXIIa' 선 및 LXIIb-LXIIb' 선을 따라 잘라 도시한 단면도이다.

먼저, 도 51 내지 도 52c에서 보는 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 게이트용 도전 물질을 적층하고 감광막 패턴을 이용한 사진 식각 공정으로 패터닝하여 복수의 제1 게이트 전극(124a)을 포함하는 게이트선(121)과 제2 게이트 전극(124b) 및 유지 전극(133)을 형성한다.

다음, 도 53 내지 도 54c에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 제1 반도체(151) 및 제2 반도체(154b)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.

다음, 도 55 내지 도 56d에 도시한 바와 같이, 알루미늄 또는 알루미늄 합금 또는 크롬 또는 몰리브덴 또는 몰리브덴 합금을 포함하는 도전막을 단일막 또는 다층막으로 적층하고 그 상부에 감광막을 형성하고 이를 식각 마스크로 도전막을 패터닝하여 복수의 제1 소스 전극(173a)을 가지는 복수의 데이터선(171), 복수의 제1 및 제2 드레인 전극(175a, 175b) 및 복수의 제2 소스 전극(173b)을 가지는 전원선(172)을 형성한다.

이어, 데이터선(171), 전원선(72) 및 제1 및 제2 드레인 전극(175a, 175b) 상부의 감광막을 제거하거나 그대로 둔 상태에서, 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163a)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165a, 165b, 163b)를 완성하는 한편, 그 아래의 선형 진성 반도체(151) 및 섬형 진성 반도체(154b) 일부분을 노출시킨다.

이어, 진성 반도체(151, 154b)의 노출된 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.

다음으로, 도 57 내지 도 58d에서 보는 바와 같이, 유기 절연 물질 또는 무기 절연 물질을 도포하여 보호막(180)을 형성하고, 사진 공정으로 건식 식각하여 복수의 접촉 구멍(189, 185, 183, 181, 182)을 형성한다. 접촉 구멍(181, 182, 185, 183, 189)은 제1 및 제2 드레인 전극(175a, 175b), 제2 게이트 전극(124b)의 일부, 게이트선의 확장부(125) 및 데이터선의 확장부(179)를 드러낸다.

다음, 도 59 내지 도 60d에 도시한 바와 같이, 상기의 화소 전극(901), 연결 부재(902) 및 접촉 보조 부재(906, 908)는 IZO(indium zinc oxide)층과 ITO(indium tin oxide)층의 이중층으로 형성하고, 하층은 IZO층(901p. 902p, 906p, 908p)으로 상층은 ITO층(901q, 902q, 906q, 908q)으로 형성한다.

이어, 도 36 내지 도 37b에 도시한 바와 같이, 하나의 마스크를 이용한 사진 식각 공정으로 격벽(803)과 보조 전극(272)을 형성하고, 도 23 내지 도 25에 도시한 바와 같이 유기 발광층(70)과 공통 전극(270)을 형성한다.

상기에서 기술한 실시예와 달리 화소 전극(901)과 연결 부재(902)는 단일층으로 형성하고, 접촉 보조 부재(906, 908)만을 이중층으로도 형성할 수 있다. 이와 같이 접촉 보조 부재(906, 908)만을 이중층으로 형성한 유기 EL 디스플레이를 구성하는 박막 트랜지스터 표시판에 대해서도 이하에서 살펴본다.

도 63은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 64 및 도 65는 도 63의 박막 트랜지스터 표시판을 LXIV-LXIV' 선 및 LXV-LXV' 선을 따라 잘라 도시한 단면도이고, 도 66 및 도 67은 도 63의 박막 트랜지스터 표시판을 LXVI-LXVI' 선 및 LXVII-LXVII'선을 따라 잘라 도시한 단면도이다.

도 63부터 도 67에 도시된 실시예는 도 46 내지 도 50으로 도시된 실시예와 화소전극(901)과 연결 부재(902) 부분을 제외하고는 거의 동일한 구조를 가진다.

도 63 내지 도 67에 도시된 유기 발광 표시 장치는 보호막(180) 위에 형성되는 복수의 화소 전극(pixel electrode)(901) 및 복수의 연결 부재(connection assistant)(902)가 이중층 구조를 가지지 않으며, 단일층으로 형성된다. 그러므로, 상기 화소 전극(901)과 연결 부재(902)는 ITO 또는 IZO로 형성되는 단일층의 구조를 가진다. 상기 화소 전극(901)은 접촉 구멍(185)을 통하여 제2 드레인 전극(175b)과 각각 물리적·전기적으로 연결되어 있으며, 연결 부재(902)는 제1 드레인 전극(175a)과 제2 게이트 전극(124b)을 연결한다는 점은 도 46 내지 도 50의 실시예와 동일하다.

도 66과 도 67에 도시된 바와 같이, 본 실시예에서는 보호막(180)이 게이트선의 확장부(125)와 데이터선의 확장부(179)를 드러내는 접촉 구멍(182, 189)을 가지며, 상기 접촉 구멍(182, 189)을 통하여 게이트선의 확장부(125) 및 데이터선의 확장부(179)와 연결되도록 접촉 보조 부재(906, 908)가 형성되어 있다. 여기서 상기 접촉 보조 부재(906, 908)는 IZO(indium zinc oxide)층과 ITO(indium tin oxide)층의 이중층으로 형성하고, 하층은 IZO층(906p, 908p)으로 상층은 ITO층(906q, 908q)으로 이루어져 있다.

한편 상기와 같은 발명의 핵심은 다결정 규소를 이용한 박막 트랜지스터 표시판에도 적용이 가능하며, 이하에서 다결정 규소를 이용한 박막 트랜지스터 표시판에서의 실시예를 설명한다. 본 다결정 규소의 경우는 기존의 비정질 규소의 경우와 크게 다르지 않으므로 구조를 중심으로 살펴보겠다.

도 68 내지 도 71에 도시된 또 다른 실시예도 68은 본 발명의 다른 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 배치도이고,

도 69, 도 70 및 도 71은 각각 도 68의 LXIX-LXIX' 선, LXX-LXX'선 및 LXXI-LXXI' 선을 따라 잘라 도시한 단면도이다.

절연기판(110)위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에 소스 영역(153), 드레인 영역(155) 및 채널 영역(154)이 포함된 다결정 규소층(150)이 형성되어 있다. 여기서, 차단층(111)은 절연 기판(110)과 다결정 규소층(150)의 접착성을 향상시키며, 절연 기판(110) 내부에 존재하는 도전성 불순물이 다결정 규소층(150)으로 확산하는 것을 방지하는 역할을 한다.

다결정 규소층(150)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 그리고 소스 영역(153)과 채널 영역(154) 사이 드레인 영역(155)과 채널 영역(154) 사이에는 저농도 도핑 영역(152)이 형성되어 있다.

또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 다결정 규소층(150)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 다결정 규소층(150)은 유지 전극 영역(157)이 된다. 게이트선(121)의 한쪽 확장부(125)는 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성되어 있을 수도 있다. 즉 게이트선(121)의 확장부(125)는 외부의 회로와의 접촉을 위해 형성되는 것이나 상기의 확장부(125) 없이 바로 회로와 연결되는 실시예의 경우에는 상기 확장부(125)는 형성하지 않는다.

게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에 층간 절연막(601)이 형성되어 있다. 층간 절연막(601)은 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(183, 184)를 포함하고 있다.

층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(183)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분(173)은 박막 트랜지스터의 소스 전극으로 사용된다. 데이터선(171)의 한쪽 확장부(179)는 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성되어 있다.

그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(184)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.

드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극(175)을 노출하는 제3 접촉구(185)를 가진다.

제2 층간 절연막(602) 위에는 제3 접촉구(185)를 통해 드레인 전극(175)과 연결되어 있는 화소 전극(901)이 형성되어 있다.

상기 화소 전극은 하부막(901p) 및 상부막(901q)의 이중층으로 이루어져 있으며, 화소 전극(901)의 하부막(901p)은 IZO로 형성되어 있으며, 그 상부에 위치한 상부막(901q)은 ITO로 형성되어 있다.

한편, 게이트선(121)의 확장부(125)와 데이터선(171)의 확장부(179)의 상부에는 도 70 및 도 71에 도시된 바와 같이 접촉 보조 부재(906, 908)가 형성된다. 우선 게이트선(121)의 확장부(125)는 기판(110) 및 차단층(111)의 위에 형성된 게이트 절연막(140) 위에 형성되며, 그 위로 제1 층간 절연막(601)과 제2 층간 절연막(602)이 형성된다. 상기 제1 및 제2 층간 절연막(601, 602)에는 게이트선(121)의 확장부(125)를 노출시키는 제4 접촉구(182)가 형성되며, 상기 제4 접촉구(182)를 통하여 게이트선(121)의 확장부(125)와 접촉하는 접촉 보조 부재(906)가 형성된다.

또한, 데이터선(171)의 확장부(179)는 기판(110), 차단층(111), 게이트 절연막 (140) 및 제1 층간 절연막(601) 위에 형성되며, 데이터선(171)의 확장부(179)를 덮는 제2 층간 절연막(602)이 데이터선(171)의 확장부(179) 위에 형성된다. 상기 제2 층간 절연막(602)은 데이터선(171)의 확장부(179)를 노출시키는 제5 접촉구(189)를 가지며, 상기 제5 접촉구(189)를 통하여 접촉 보조 부재(908)가 게이트선(171)의 확장부(179)와 접촉한다.

상기 접촉 보조 부재(906, 908)는 하부막(906p, 908p) 및 상부막(906q, 908q)의 이중층으로 이루어져 있으며, 접촉 보조 부재(906, 908)의 하부막(906p, 908p)은 IZO로 형성되어 있으며, 그 상부에 위치한 상부막(906q, 908q)은 ITO로 형성되어 있다.

상술한 바와 같이 본 실시예에 의한 다결정 규소로 형성된 박막 트랜지스터 표시판에서 화소 전극(901)과 접촉 보조 부재(906, 908)는 모두 이중층으로 형성되어 있으나, 화소 전극(901)만 이중층으로 형성되거나, 접촉 보조 부재(906, 908)만 이중층으로 형성되는 실시예도 가능하며, 접촉 보조 부재(906, 908) 중 게이트선(121)의 확장부(125)의 상부에 형성되는 접촉 보조 부재(906)는 게이트선의 확장부(125)를 형성하지 않는 실시예에서는 접촉 보조 부재(906)도 형성하지 않는다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

본 발명에서는 화소 전극을 IZO와 ITO 이중층으로 형성함으로써 식각 과정에서 하부 배선이 손상되는 것을 방지하고 그로스 테스트시 탐침에 이물질이 끼는 것을 방지할 수 있으며, 접촉 보조 부재만을 IZO와 ITO 이중층으로 형성함으로써 그로스 테스트시 탐침에 이물질이 끼는 것을 방지할 수 있고, ITO의 사용을 줄임으로써 제조 단가를 낮출 수 있다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,

도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이고,

도 3a, 4a, 5a 및 6a는 도 1 및 도 2의 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도이고,

도 3b는 도 3a에서 IIIb-IIIb' 선에 대한 단면도이고,

도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3b의 다음 단계를 도시한 단면도이고,

도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고,

도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 5b의 다음 단계를 도시한 단면도이고,

도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,

도 8 및 도 9는 각각 도 7의 VII-VII' 선 및 IX-IX'선에 대한 단면도이고,

도 10a는 도 7 내지 도 9로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이며,

도 11a 및 11b는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고,

도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도이며,

도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고,

도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 표시판의 단면도이고,

도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선에 대한 단면도이고,

도 18은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,

도 19는 도 18에 도시한 박막 트랜지스터 표시판을 XIX-XIX' 선을 따라 잘라 도시한 단면도이고,

도 20a는 도 18 및 도 19로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 번째 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 20b는 도 20a에서 XXb-XXb' 선을 따라 잘라 도시한 단면도이며,

도 21a는 도 20a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 21b는 도 21a에서 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이며,

도 22a는 도 21a의 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 22b는 도 22a에서 XXIIb-XXIIb' 선을 따라 잘라 도시한 단면도이며,

도 23a는 도 22a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 23b는 도 23a에서 XXIIIb-XXIIIb' 선을 따라 잘라 도시한 단면도이며,

도 24a는 도 23a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 24b는 도 24a에서 XXIVb-XXIVb' 선을 따라 잘라 도시한 단면도이고,

도 25는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,

도 26 및 도 27은 각각 도 25의 XXVI-XXVI' 선 및 XXVII-XXVII'선에 대한 단면도이고,

도 28a는 도 25 내지 도 27로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 번째 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 28b 및 28c는 각각 도 28a에서 XXVIIIb-XXVIIIb' 선 및 XXVIIIc-XXVIIIc' 선을 따라 잘라 도시한 단면도이며,

도 29a 및 29b는 각각 도 28a에서 XXVIIIb-XXVIIIb' 선 및 XXVIIIc-XXVIIIc' 선을 따라 잘라 도시한 단면도로서, 도 28b 및 도 28c 다음 단계에서의 단면도이고,

도 30a는 도 29a 및 29b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 30b 및 30c는 각각 도 30a에서 XXXb-XXXb' 선 및 XXXc-XXXc' 선을 따라 잘라 도시한 단면도이며,

도 31a, 32a, 33a와 도 31b, 32b, 33b는 각각 도 30a에서 XXXb-XXXb' 선 및 XXXc-XXXc' 선을 따라 잘라 도시한 단면도로서 도 30b 및 30c 다음 단계들을 공정 순서에 따라 도시한 것이고,

도 34a는 도 33a 및 33b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 34b 및 34c는 각각 도 34a에서 XXXIVb-XXXIVb' 선 및 XXXIVc-XXXIVc' 선을 따라 잘라 도시한 단면도이고,

도 35a는 도 34a 내지 도 34c의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,

도 35b 및 35c는 각각 도 35a에서 XXXVb-XXXVb' 선 및 XXXVc-XXXVc' 선을 따라 잘라 도시한 단면도이고,

도 36은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,

도 37은 도 36의 XXXVII-XXXVII' 선에 대한 단면도이고,

도 38a, 39a, 40a 및 41a는 도 36 및 도 37로 나타낸 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 표시판의 배치도이고,

도 38b는 도 38a에서 XXXVIIIb-XXXVIIIb' 선에 대한 단면도이고,

도 39b는 도 39a에서 XXXIXb-XXXIXb' 선에 대한 단면도로서 도 38b의 다음 단계를 도시한 단면도이고,

도 40b는 도 40a에서 XLb-XLb' 선에 대한 단면도로서 도 39b의 다음 단계를 도시한 단면도이고,

도 41b는 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 40b의 다음 단계를 도시한 단면도이고,

도 42는 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 41의 다음 단계를 도시한 단면도이고,

도 43은 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 42의 다음 단계에서 색필터 표시판이 결합된 상태를 도시한 단면도이고,

도 44는 도 41a에서 XLIb-XLIb' 선에 대한 단면도로서 도 43의 다음 단계를 도시한 단면도이고,

도 45는 도 44로 나타낸 액정 표시 장치를 제조하기 위한 새도우 마스크를 도시한 도면이고,

도 46은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 배치도이고,

도 47 및 도 48은 각각 도 46의 XLVII-XLVII' 선 및 XLVIII-XLVIII' 선을 따라 잘라 도시한 단면도이고,

도 49 및 도 50은 도 46의 XLIX-XLIX' 선 및 L-L'선을 따라 잘라 도시한 단면도이고,

도 51, 도 53, 도 55, 도 57, 도 59, 도 61은 도 46 내지 도 50의 박막 트랜지스터 표시판의 제조 방법에서 중간 단계를 도시한 배치도이고,

도 52a, 도 52b 및 도 52c는 도 51에서 LIIa-LIIa' 선, LIIb-LIIb' 선 및 LIIc-LIIc' 선을 따라 잘라 도시한 단면도이고,

도 54a, 도 54b 및 도 54c는 도 53에서 LIVa-LIVa' 선, LIVb-LIVb' 선 및 LVIc-LVIc' 선을 따라 잘라 도시한 단면도이고,

도 56a, 도 56b, 도 56c 및 도 56d는 도 55에서 LVIa-LVIa' 선, LVIb-LVIb' 선, LVIc-LVIc' 선 및 LVId-LVId' 선을 따라 잘라 도시한 단면도이고,

도 58a, 도 58b, 도 58c 및 도 58d는 도 57에서 LVIIIa-LVIIIa' 선, LVIIIb-LVIIIb' 선, LVIIIc-LVIIIc' 선 및 LVIIId-LVIIId' 선을 따라 잘라 도시한 단면도이고,

도 60a, 도 60b, 도 60c 및 도 60d는 도 59에서 LXa-LXa' 선, LXb-LXb' 선, LXc-LXc' 선 및 LXd-LXd' 선을 따라 잘라 도시한 단면도이고,

도 62a 및 도 62b는 도 61에서 LXIIa-LXIIa' 선 및 LXIIb-LXIIb' 선을 따라 잘라 도시한 단면도이고,

도 63은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,

도 64 및 도 65는 도 63의 박막 트랜지스터 표시판을 LXIV-LXIV' 선 및 LXV-LXV' 선을 따라 잘라 도시한 단면도이고,

도 66 및 도 67은 도 63의 박막 트랜지스터 표시판을 LXVI-LXVI' 선 및 LXVII-LXVII'선을 따라 잘라 도시한 단면도이고,

도 68은 본 발명의 다른 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 배치도이고,

*도면 부호의 설명*

110: 절연 기판 124: 게이트 전극

131: 유지전극선 140: 게이트 절연막

150: 진성 비정질 규소층 160: 불순물 비정질 규소층

170: 도전체층 173: 소스 전극

175: 드레인 전극 177: 유지 축전기용 도전체

180: 보호막 182, 185, 187, 189: 접촉 구멍

901: 화소 전극 906, 908: 접촉 보조 부재

Claims

절연 기판,

상기 절연 기판 위에 형성되어 있는 제1 신호선,

상기 제1 신호선 위에 형성되어 있는 제1 절연막,

상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선,

상기 제1 신호선 및 상기 제2 신호선과 전기적으로 연결되어 있는 박막 트랜지스터,

상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막,

상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있으며 IZO층과 ITO층의 이중층으로 이루어져 있는 화소 전극

을 포함하는 박막 트랜지스터 표시판.
제1항에서,

상기 화소 전극을 이루는 IZO층은 500Å에서 1500Å 사이의 두께를 가지며, 상기 ITO층은 50Å에서 250Å 사이의 두께를 가지는 박막 트랜지스터 표시판.
제2항에서,

상기 화소 전극을 이루는 IZO층의 두께는 900Å이며, 상기 ITO층의 두께는 200Å인 박막 트랜지스터 표시판.
제1항에서,

상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역에 각각 형성되어 있고, 상기 제2 절연막에 의하여 덮여 있는 컬러 필터를 더 포함하는 박막 트랜지스터 표시판.
제1항에서,

상기 제2 절연막은 상기 제1 신호선의 확장부를 드러내는 제2 접촉구와 상기 제2 신호선의 확장부를 드러내는 제3 접촉구를 더 가지며,

상기 제2 접촉구를 통하여 제1 신호선의 확장부와 연결되는 제1 접촉 보조 부재와,

상기 제3 접촉구를 통하여 제2 신호선의 확장부와 연결되는 제2 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판
제5항에서,

상기 제1 접촉 보조 부재와 상기 제2 접촉 보조 부재는 IZO층과 ITO층의 이중층으로 형성되어 있는 박막 트랜지스터 표시판
절연 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선,

게이트선을 덮고 있는 게이트 절연막,

상기 게이트 절연막 위에 형성되어 있는 반도체,

상기 게이트선과 교차하여 화소 영역을 정의하며 소스 전극을 포함하는 데이터선,

상기 반도체 위에서 상기 소스 전극과 소정간격을 두고 마주하고 있는 드레인 전극,

상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막,

상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 있으며 IZO층 및 ITO층의 이중층으로 형성되어 있는 화소 전극

을 포함하는 박막 트랜지스터 표시판.
제7항에서,

상기 데이터선은 상기 게이트선 또는 상기 게이트선과 동일한 층에 형성되어 있는 유지 전극선과 중첩되어 유지 축전기를 형성하는 유지 축전기용 도전체를 더 포함하는 박막 트랜지스터 표시판.
제8항에서,

상기 유지 축전기용 도전체는 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 표시판.
제7항에서,

상기 보호막은 아크릴계의 유기 물질 또는 4.0 이하의 유전율을 가지는 화학 기상 증착막으로 이루어진 박막 트랜지스터 표시판.
제7항에서,

상기 소스 전극과 상기 드레인 전극이 마주하고 있는 소정간격이 이루고 있는 채널부를 제외하고 상기 반도체는 상기 데이터선과 동일한 모양으로 형성되어 있는 박막 트랜지스터 표시판.
제7항에서,

상기 화소 영역에 각각 형성되어 있고, 상기 보호막에 의하여 덮여 있는 컬러 필터를 더 포함하는 박막 트랜지스터 표시판.
제7항에서,

상기 화소 전극을 이루는 IZO층은 500Å에서 1500Å 사이의 두께를 가지며, 상기 ITO층은 50Å에서 250Å 사이의 두께를 가지는 박막 트랜지스터 표시판.
제13항에서,

상기 화소 전극을 이루는 IZO층의 두께는 900Å이며, 상기 ITO층의 두께는 200Å인 박막 트랜지스터 표시판.
제7항에서,

상기 보호막은 상기 게이트선의 확장부를 드러내는 제2 접촉 구멍과 상기 데이터선의 확장부를 드러내는 제3 접촉 구멍을 더 가지며,

상기 제2 접촉 구멍을 통하여 게이트선의 확장부와 연결되는 제1 접촉 보조 부재와,

상기 제3 접촉 구멍을 통하여 데이터선의 확장부와 연결되는 제2 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판
제15항에서,

상기 제1 접촉 보조 부재와 상기 제2 접촉 보조 부재는 IZO층과 ITO층의 이중층으로 형성되어 있는 박막 트랜지스터 표시판
절연 기판 위에 게이트선 및 상기 게이트선과 연결되어 있는 게이트 전극을 포함하는 게이트선을 형성하는 단계,

게이트 절연막을 형성하는 단계,

반도체를 형성하는 단계,

도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하며 상기 게이트 전극에 인접하는 소스 전극을 포함하는 데이터선 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 형성하는 단계,

보호막을 형성하는 단계,

상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선의 확장부, 상기 데이터선의 확장부 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계,

IZO층과 ITO층을 연속 증착하고 사진 식각하여 상기 접촉 구멍을 통하여 상기 게이트의 확장부, 상기 데이터선의 확장부 및 상기 드레인 전극과 각각 연결되는 접촉 보조 수단 및 화소 전극을 형성하는 단계

를 포함하고, 상기 IZO층 및 상기 ITO층의 사진 식각에는 염산이 포함된 IZO 식각제를 사용하는 박막 트랜지스터 표시판의 제조 방법.
제17항에서,

상기 IZO 식각제는 염산, 초산, 초순수 및 계면 활성제의 혼합물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
제17항에서,

상기 데이터선 및 상기 반도체는 제1 부분과, 상기 제1 부분보다 두께가 두꺼운 제2 부분과, 상기 제1 부분의 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 이용하는 사진 식각 공정으로 함께 형성하는 박막 트랜지스터 표시판의 제조 방법.
제19항에서,

상기 사진 식각 공정에서 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터선 상부에 위치하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트선을 형성하는 단계,

상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,

상기 게이트 절연막 위에 반도체를 형성하는 단계,

상기 게이트 절연막 상부에 데이터선과 상기 데이터선의 일부인 소스전극과 서로 분리되어 형성되어 있는 드레인 전극을 형성하는 단계,

상기 기판 위에 적, 녹, 청의 안료를 포함하는 감광성 물질을 이용하여 상기 데이터선을 덮는 적, 녹, 청 컬러 필터를 형성하면서, 상기 드레인 전극을 드러내는 제1 개구부를 형성하는 단계,

상기 적, 녹, 청 컬러 필터를 덮는 보호막을 적층하는 단계,

상기 보호막을 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 상기 제1 개구부 안쪽에 형성하는 단계,

상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계

를 포함하고, 상기 화소 전극을 형성하는 단계는 IZO층과 ITO층을 연속 증착하고 염산이 포함된 IZO 식각제를 이용하여 사진 식각하는 단계인 박막 트랜지스터 표시판의 제조 방법.
제21항에서,

상기 컬러 필터 형성 단계 이전에, 질화 규소 또는 산화 규소를 이용하여 층간 절연막을 형성하는 단계를 더 포함하는 표시 장치용 박막 트랜지스터 표시판의 제조 방법.
제21항에서,

상기 IZO 식각제는 염산, 초산, 초순수 및 계면 활성제의 혼합물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
절연 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선,

게이트선을 덮고 있는 게이트 절연막,

상기 게이트 절연막 위에 형성되어 있는 반도체,

상기 반도체 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선,

상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막,

상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는 화소 전극,

상기 게이트선 및 데이터선의 확장부를 외부 회로와 연결시키는 접촉 보조 부재

을 포함하고,

상기 접촉 보조 부재는 IZO층과 ITO층의 이중층으로 이루어져 있는 박막 트랜지스터 표시판.
제24항에서,

상기 접촉 보조 부재는 하부층인 IZO층과 상부층인 ITO층으로 이루어진 박막 트랜지스터 표시판.
절연 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선, 게이트선을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체, 상기 반도체 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선, 상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막, 상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는 화소 전극, 상기 게이트선 및 데이터선의 확장부를 외부 회로와 연결시키는 접촉 보조 부재를 포함하고, 상기 접촉 보조 부재는 IZO층과 ITO층의 이중층으로 이루어져 있는 박막 트랜지스터 표시판;

상기 박막 트랜지스터 표시판과 대향하고 있고, 제2 절연 기판 위에 형성되어 있는 공통 전극을 포함하는 색필터 기판;

상기 박막 트랜지스터 표시판과 상기 색필터 기판 사이에 주입되어 있는 액정층을 포함하는 액정 표시 장치.
제1 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트선을 형성하는 단계,

상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,

상기 게이트 절연막 위에 반도체를 형성하는 단계,

상기 반도체 위에 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선을 형성하는 단계,

상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막을 형성하는 단계,

상기 보호막 상부에 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극과 상기 게이트선 및 데이터선의 확장부를 외부 회로와 연결시키는 접촉 보조 부재를 형성하는 단계,

상기 박막 트랜지스터 표시판과 대향하여 공통 전극을 가지는 색필터 기판을 형성하는 단계,

상기 박막 트랜지스터 표시판과 상기 색필터 기판 사이에 액정을 주입하고 밀봉재로 밀봉하는 단계,

상기 접촉 보조 부재 위에 ITO 층을 형성하는 단계

를 포함하는 액정 표시 장치의 제조 방법.
제27항에서,

상기 ITO 층은 상기 접촉 보조 부재에 대응하는 부분에 절개부를 가지는 새도우 마스크를 이용하여 형성하는 액정 표시 장치의 제조 방법.
제27항에서,

상기 ITO 층은 증발 증착 방법으로 형성하는 액정 표시 장치의 제조 방법.
제29항에서,

상기 증발 증착 공정은 상기 박막 트랜지스터 표시판과 상기 색필터 기판 사이에 액정을 주입하고 밀봉재로 밀봉한 후 기판을 셀 단위로 잘라 액정 패널을 형성한 후 실시하는 액정 표시 장치의 제조 방법.
절연 기판의 상부에 다결정 규소 또는 비정질 규소로 이루어져 있는 제1 및 제2 채널부를 각각 가지는 제1 및 제2 반도체,

상기 제1 채널부와 중첩하는 제1 게이트 전극을 가지는 게이트선,

상기 제2 채널부와 중첩하는 제2 게이트 전극,

상기 제1 및 제2 반도체와 상기 제1 및 제2 게이트 전극 사이에 형성되어 있는 게이트 절연막,

상기 제1 반도체 일부와 접하고 있는 제1 소스 전극을 가지는 데이터선,

상기 제1 채널부를 중심으로 상기 제1 소스 전극과 마주하여 상기 제1 채널부와 접하며, 상기 제2 게이트 전극과 연결되어 있는 제1 드레인 전극,

상기 제2 채널부의 일부와 접하는 제2 소스 전극을 가지는 전원 전압용 전극,

상기 제2 채널부를 중심으로 상기 제2 소스 전극과 마주하는 제2 드레인 전극,

상기 제2 드레인 전극과 연결되어 있으며, 상기 게이트선과 상기 데이터선으로 둘러싸인 화소 영역에 배치되어 있는 화소 전극,

상기 화소 영역의 상기 화소 전극을 드러내는 개구부를 가지는 격벽,

상기 격벽 상부에 형성되어 있으며, 상기 격벽과 동일한 모양으로 이루어진 보조 전극,

상기 화소 전극 상부의 상기 개구부 형성되어 있는 유기 발광층,

상기 보조 전극 및 상기 유기 발광층을 덮고 있는 공통 전극,

상기 게이트선의 확장부 및 데이터선의 확장부와 연결되어 있는 접촉 보조 부재

를 포함하는 박막 트랜지스터 표시판에 있어서,

상기 접촉 보조 부재는 IZO 층 및 ITO층의 이중층으로 형성하는 박막 트랜지스터 표시판
제31항에서,

상기 접촉 보조 부재에서 IZO층은 하부층이고 ITO층은 상부층으로 이루어진 박막 트랜지스터 표시판.
제31항에서,

상기 화소 전극은 IZO층 및 ITO층의 이중층으로 형성하는 박막 트랜지스터 표시판
제33항에서,

상기 화소 전극은 IZO층은 하부층이고 ITO층은 상부층으로 이루어진 박막 트랜지스터 표시판.
절연 기판의 상부에 비정질 규소 또는 다결정 규소로 이루어진 제1 및 제2 반도체층을 형성하는 단계,

상기 제1 게이트 전극을 가지는 게이트선 및 제2 게이트 전극을 형성하는 단계,

상기 게이트선 및 제2 게이트 전극과 상기 제1 및 제2 반도체층 사이에 게이트 절연막을 형성하는 단계,

상기 게이트 절연막 상부에 제1 및 제2 소스 전극, 데이터선, 제1 및 제2 드레인 전극, 전원 전압용 전극을 형성하는 단계,

상기 제1 및 제2 소스 전극, 데이터선, 제1 및 제2 드레인 전극, 전원 전압용 전극을 덮는 층간 절연막을 형성하는 단계,

상기 층간 절연막 상부에 상기 제2 드레인 전극과 연결되는 화소 전극과 게이트선 및 데이터선과 각각 연결되는 접촉 보조 부재를 형성하는 단계,

상기 화소 전극을 드러내는 개구부를 격벽을 형성하는 단계,

상기 격벽 상부에 보조 전극을 형성하는 단계,

상기 격벽에 의하여 구획된 상기 화소 전극 위의 소정 영역에 유기 발광층을 형성하는 단계,

상기 보조 전극 및 상기 유기 발광층과 접하는 공통 전극을 형성하는 단계를 포함하고,

상기 접촉 보조 부재는 IZO 층 및 ITO 층의 이중층으로 형성하는 박막 트랜지스터 표시판의 제조 방법
제35항에서,

상기 접촉 보조 부재는 IZO층은 하부층이고 ITO층은 상부층으로 이루어진 박막 트랜지스터 표시판의 제조 방법
제36항에서,

상기 화소 전극은 IZO층 및 ITO층의 이중층으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
제37항에서,

상기 화소 전극은 IZO층은 하부층이고 ITO층은 상부층으로 이루어진 박막 트랜지스터 표시판의 제조 방법.
절연 기판,

상기 기판 위에 형성되어 있는 차단층,

상기 차단층 위에 형성되어 있는 다결정 규소층,

상기 다결정 규소층을 덮고 있는 게이트 절연막,

상기 게이트 절연막 위에 형성되어 있는 게이트선,

상기 게이트선을 덮고 있는 제1 층간 절연막,

상기 제1 층간 절연막에 형성되며 상기 다결정 규소층에 도핑되어 형성된 소스 영역과 드레인 영역의 일부를 각각 노출시키는 제1 접촉구와 제2 접촉구,

상기 제1 접촉구를 통하여 상기 소스 영역과 연결되는 소스 전극을 포함하는 데이터선,

상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 드레인 전극,

상기 데이터선 및 드레인 전극을 덮으며 드레인 전극의 일부를 노출시키는 제3 접촉구를 가지는 제2 층간 절연막,

상기 제2 층간 절연막 위에 제3 접촉구를 통하여 드레인 전극과 연결되며 IZO 층 및 ITO 층의 이중층으로 형성되는 화소 전극

을 포함하는 박막 트랜지스터 표시판.
제39항에서,

제1 층간 절연막과 제2 층간 절연막에는 게이트선의 확장부를 노출시키는 제4 접촉구를 가지고, 제2 층간 절연막에는 데이터선의 확장부를 노출시키는 제5 접촉구를 가지며,

상기 제4 접촉구를 통하여 게이트선의 확장부와 접촉하며 IZO층 및 ITO층의 이중층으로 형성된 제1 접촉 보조 부재와 상기 제5 접촉구를 통하여 데이터선의 확장부와 접촉하며 이중층으로 형성된 제2 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판.
제39항 또는 제40항에서,

상기 이중층은 IZO층은 하부층이고 ITO층은 상부층으로 이루어진 박막 트랜지스터 표시판.