KR20050098713A - 멀티 수소 차단막을 갖는 임베디드 강유전체 메모리 소자 - Google Patents

멀티 수소 차단막을 갖는 임베디드 강유전체 메모리 소자 Download PDF

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Abstract

멀티 수소 차단막을 갖는 임베디드 강유전체 메모리 소자를 제공한다. 상기 소자는 강유전체 메모리 셀 어레이 영역 및 로직회로 영역을 갖는 반도체기판 및 상기 강유전체 메모리 셀 어레이 영역 내의 상기 반도체기판에 형성된 강유전체 메모리 셀을 구비한다. 상기 강유전체 메모리 셀은 강유전체 커패시터를 갖는다. 상기 강유전체 메모리 셀을 갖는 반도체기판은 층간절연막으로 덮여진다. 상기 층간절연막 상에 다층 금속배선들이 적층된다. 상기 다층 금속배선들은 적어도 두 층의 금속배선들을 구비한다. 상기 다층의 금속배선들 사이에는 금속층간 절연막들이 개재된다. 상기 각 층의 금속배선들 및 각 금속층간 절연막들은 수소 차단막들에 의해 덮여진다. 이에 따라, 상기 수소 차단막들은 상기 다층의 금속배선들을 형성하는 동안 생성되는 수소원자들이 상기 강유전체 커패시터 내로 침투하는 것을 방지한다. 그 결과, 상기 강유전체 커패시터가 상기 다층 금속배선 기술에 의해 열화되는 것을 현저히 개선할 수 있다.

Description

멀티 수소 차단막을 갖는 임베디드 강유전체 메모리 소자{Embedded ferroelectric memory device having a multi hydrogen barrier layer}
본 발명은 반도체소자에 관한 것으로, 특히 멀티 수소 차단막을 갖는 임베디드 강유전체 메모리 소자에 관한 것이다.
시스템 온 칩 제품과 같은 특정 응용 집적회로는 단일 칩 상에 형성된 내장형 메모리 소자 및 로직 소자를 포함한다. 이에 따라, 상기 시스템 온 칩 제품은 상기 메모리 소자 및 로직 소자 사이의 배선 길이를 최소화시킬 수 있다. 그 결과, 상기 시스템 온 칩은 상기 메모리 소자 및 로직 소자 사이의 전기적인 신호 지연을 최소화시키어 그것의 성능을 향상시킬 수 있다.
한편, 상기 로직 소자는 일반적으로 다층 금속배선 기술(multi-layered metal interconnection technique)을 사용하여 형성되고, 상기 다층 금속배선 기술은 다량의 수소원자들을 발생시킨다. 이 경우에, 상기 로직 소자와 동시에 형성되는 메모리 셀들 내에 상기 수소원자들이 침투하여 상기 메모리 셀들의 전기적인 특성을 저하시킨다. 특히, 상기 메모리 소자가 강유전체 메모리 소자인 경우에, 상기 강유전체 메모리 소자의 특성, 즉, 강유전체 커패시터들의 특성들은 상기 수소원자들에 기인하여 현저히 저하된다. 구체적으로, 상기 강유전체 커패시터들은 피지티막(Pb,Zr,TiO3) 또는 에스비티막(Sr,Bi,TiO3)과 같은 강유전체막을 절연막으로 채택한다. 이에 따라, 상기 강유전체막 내에 수소원자들이 침투하면, 상기 강유전체막 내의 산소원자들이 상기 수소 원자들과 반응하여 상기 강유전체막 내에 산소 공공들(oxygen vacancies)을 형성한다. 상기 산소 공공들은 상기 강유전체막의 고유한 페로프스카이트(perovskite) 구조를 파괴시키어 상기 강유전체막의 분극특성을 저하시킨다.
이에 더하여, 상기 수소원자들이 상기 강유전체막 및 상/하부 전극들 사이의 계면에 포획되면, 상기 강유전체막 및 상기 상/하부 전극들 사이의 에너지 장벽이 낮아져 상기 강유전체 커패시터의 누설전류를 증가시킨다.
상술한 바와 같이 종래의 기술에 따르면, 임베디드 강유전체 메모리 소자의 로직 소자를 형성하기 위한 다층 금속배선 공정을 실시하는 동안 상기 강유전체 메모리 소자를 구성하는 강유전체 커패시터들의 특성이 현저히 저하된다.
본 발명이 이루고자 하는 기술적 과제는 수소원자들에 기인하는 열화를 방지하기에 적합한 임베디드 강유전체 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 수소원자들에 기인하는 열화를 방지할 수 있는 임베디드 강유전체 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 멀티 수소 차단막을 채택하는 임베디드 강유전체 메모리 소자가 제공된다. 상기 소자는 강유전체 메모리 셀 어레이 영역 및 로직회로 영역을 갖는 반도체기판 및 상기 강유전체 메모리 셀 어레이 영역 내의 상기 반도체기판에 형성된 강유전체 메모리 셀을 포함한다. 상기 강유전체 메모리 셀은 강유전체 커패시터를 구비한다. 상기 강유전체 메모리 셀을 갖는 반도체기판은 층간절연막으로 덮여진다. 상기 층간절연막 상에 적어도 하나의 하부 금속배선이 제공된다. 상기 하부 금속배선 및 상기 층간절연막은 하부 수소 차단막으로 덮여진다. 상기 하부 수소 차단막 상에 하부 금속층간 절연막이 적층된다. 상기 강유전체 메모리 셀 어레이 영역 내의 상기 하부 금속층간 절연막 상에 금속 플레이트 라인이 배치된다. 상기 금속 플레이트 라인은 상기 강유전체 커패시터와 전기적으로 접속된다. 상기 로직회로 영역 내의 상기 하부 금속층간 절연막 상에 중간 금속배선이 배치된다. 상기 금속 플레이트 라인, 상기 중간 금속배선 및 상기 하부 금속층간 절연막은 상부 수소 차단막으로 덮여진다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 멀티 수소 차단막을 갖는 임베디드 강유전체 메모리 소자를 도시한 단면도이다. 도 1에 있어서, 참조부호 "a"로 표시된 부분은 셀 어레이 영역을 나타내고, 참조부호 "b"로 표시된 부분은 로직회로 영역을 나타낸다.
도 1을 참조하면, 반도체기판의 소정영역에 소자분리막(102)이 제공되어 상기 셀 어레이 영역(a) 및 상기 로직회로 영역(b) 내에 각각 셀 활성영역(100a) 및 로직 활성영역(100b)을 한정한다. 상기 셀 활성영역(100a) 및 이와 인접한 상기 소자분리막(102)의 상부를 가로지르도록 복수개의 게이트 전극들(104)이 배치된다. 구체적으로, 상기 게이트 전극들(104)중 한 쌍의 게이트 전극들은 상기 셀 활성영역(100a)의 상부를 가로지른다.
상기 게이트 전극들(104)을 갖는 반도체기판은 하부 층간절연막(116)으로 덮여진다. 상기 하부 층간절연막(116) 내에 상기 한 쌍의 게이트 전극들(104) 사이의 셀 활성영역(100a)에 전기적으로 접속된 비트라인(112)이 배치된다. 또한, 상기 한 쌍의 게이트 전극들(104)중 제1 게이트 전극에 인접하고 상기 비트라인(112)의 반대편에 위치한 상기 셀 활성영역(100a)은 상기 하부 층간절연막(116)을 관통하는 제1 하부 콘택 플러그(118a)에 전기적으로 접속된다. 이와 마찬가지로, 상기 한 쌍의 게이트 전극들(104)중 제2 게이트 전극에 인접하고 상기 비트라인(112)의 반대편에 위치한 상기 셀 활성영역(100a)은 상기 하부 층간절연막(116)을 관통하는 제2 하부 콘택 플러그(118b)에 전기적으로 접속된다. 더 나아가서, 상기 로직 활성영역(100b) 역시 상기 하부 층간절연막(116)을 관통하는 제3 하부 콘택 플러그(118c)에 전기적으로 접속된다.
상기 제1 하부 콘택 플러그(118a) 상에 제1 강유전체 커패시터(128a)가 배치되고, 상기 제2 하부 콘택 플러그(118b) 상에 제2 강유전체 커패시터(128b)가 배치된다. 상기 제1 강유전체 커패시터(128a)는 차례로 적층된 제1 하부전극(122a), 제1 강유전체 패턴(124a) 및 제1 상부전극(126a)를 포함하고, 상기 제2 강유전체 커패시터(128b)는 차례로 적층된 제2 하부전극(122b), 제2 강유전체 패턴(124b) 및 제2 상부전극(126b)를 포함한다. 상기 제1 하부전극(122a)은 상기 제1 하부 콘택 플러그(118a)에 전기적으로 접속되고, 상기 제2 하부전극(122b)은 상기 제2 하부 콘택 플러그(118b)에 전기적으로 접속된다. 결과적으로 상기 셀 활성영역(100a) 상에 한 쌍의 강유전체 메모리 셀들이 제공된다.
상기 제1 및 제2 강유전체 커패시터들(128a, 128b)을 갖는 반도체기판은 제1 수소 차단막(130)으로 덮여질 수 있다. 상기 제1 수소 차단막(130)은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막 및 세슘 산화막으로 이루어진 일 군중 적어도 하나일 수 있다. 상기 제1 수소 차단막(130)은 외부로부터의 수소원자들이 상기 강유전체 커패시터들(128a, 128b), 특히 상기 강유전체 패턴들(124a, 124b) 내로 침투하는 것을 방지한다.
상기 제1 수소 차단막(130) 상에 중간 층간절연막(138)이 제공된다. 상기 중간 층간절연막(138) 내에 상기 제1 및 제2 상부전극들(126a, 126b)에 전기적으로 접속된 공통 상부전극(134)이 추가로 제공될 수 있다. 상기 중간 층간절연막(138) 상에 제2 수소 차단막(140) 적층된다. 상기 제2 수소 차단막(140)은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막 및 세슘 산화막으로 이루어진 일 군중 적어도 하나일 수 있다. 상기 제2 수소 차단막(140) 역시 외부로부터의 수소원자들이 상기 강유전체 커패시터들(128a, 128b) 내로 침투하는 것을 방지한다.
상기 제2 수소 차단막(140) 상에 상부 층간절연막(142)이 제공된다. 상기 로직회로 영역(b) 내의 상기 제3 하부 콘택 플러그(118c)는 상기 상부 층간절연막(142), 상기 제2 수소 차단막(140) 및 상기 중간 층간절연막(138)을 관통하는 상부 콘택 플러그(144)에 전기적으로 접속된다. 상기 상부 층간절연막(142) 상에 제1 및 제2 하부 금속배선들(146a, 146b)이 배치된다. 상기 제1 하부 금속배선들(146a)은 상기 셀 어레이 영역(a) 내에 위치하고, 상기 제2 하부 금속배선(146b)은 상기 로직회로 영역(b) 내에 위치한다. 상기 제1 하부 금속배선들(146a)은 상기 강유전체 메모리 셀들의 게이트 전극들(104)에 전기적으로 접속된 워드라인 스트랩핑 라인들에 해당할 수 있다.
상기 제1 및 제2 하부 금속배선들(146a, 146b) 및 상기 상부 층간절연막(142)은 하부 수소 차단막(148)으로 덮여진다. 상기 하부 수소 차단막(148) 역시 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막 및 세슘 산화막으로 이루어진 일 군중 적어도 하나일 수 있고, 외부로부터의 수소원자들이 상기 강유전체 커패시터들(128a, 128b) 내로 침투하는 것을 방지한다.
상기 하부 수소 차단막(148) 상에 하부 금속층간 절연막(150)이 적층된다. 상기 공통 상부전극(134)은 상기 하부 금속층간 절연막(150), 상기 하부 수소 차단막(148), 상기 상부 층간절연막(142), 상기 제2 수소 차단막(140) 및 상기 중간 층간절연막(138)을 관통하는 제1 비아 콘택홀(152)에 의해 노출된다. 또한, 상기 제2 하부 금속배선(146b)은 상기 하부 금속층간 절연막(150) 및 상기 하부 수소 차단막(148)을 관통하는 제2 비아 콘택홀(154a)에 의해 노출될 수 있다. 상기 제2 비아 콘택홀(154a)은 텅스텐막과 같은 금속막으로 이루어진 하부 금속 플러그(154)로 채워질 수 있다. 특히, 상기 하부 금속 플러그(154)를 텅스텐막과 같은 금속막으로 형성하는 경우에, 다량의 수소원자들이 생성될 수 있다. 이 경우에, 상기 제1 및 제2 수소 차단막들(130, 140)과 아울러서 상기 하부 수소 차단막(148)은 상기 수소원자들이 상기 강유전체 커패시터들(128a, 128b) 내로 침투하는 것을 방지하여 상기 강유전체 커패시터들(128a, 128b)의 열화를 현저히 개선한다.
상기 셀 어레이 영역(a) 내의 상기 하부 금속층간 절연막(150) 상에 상기 제1 비아 콘택홀(152)을 통하여 상기 공통 상부전극(134)에 전기적으로 접속된 금속 플레이트 라인(156a)이 배치된다. 이에 더하여, 상기 로직회로 영역(b) 내의 상기 하부 금속층간 절연막(150) 상에 상기 하부 금속 플러그(154)에 전기적으로 접속된 중간 금속배선(156b)가 배치된다.
상기 금속 플레이트 라인(156a), 상기 중간 금속배선(156b) 및 상기 하부 금속층간 절연막(150)은 상부 수소 차단막(158)으로 덮여진다. 상기 상부 수소 차단막(158) 상에 상부 금속층간 절연막(160)이 적층된다. 상기 상부 수소 차단막(158) 역시 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막 및 세슘 산화막으로 이루어진 일 군중 적어도 하나일 수 있고, 외부로부터의 수소원자들이 상기 강유전체 커패시터들(128a, 128b) 내로 침투하는 것을 방지한다. 상기 중간 금속배선(156b)은 상기 로직회로 영역(b) 내의 상기 상부 금속층간 절연막(160) 및 상기 상부 수소 차단막(158)을 관통하는 상부 금속 플러그(162)에 전기적으로 접속될 수 있다. 상기 상부 금속 플러그(162) 역시 텅스텐막과 같은 금속막으로 형성할 수 있다. 이 경우에, 상기 제1 및 제2 수소 차단막들(130, 140)과 아울러서 상기 하부 수소 차단막(148) 및 상기 상부 수소 차단막(158)은 상기 상부 금속 플러그(162)를 형성하는 동안 생성되는 수소원자들이 상기 강유전체 커패시터들(128a, 128b) 내로 침투하는 것을 방지한다. 상기 상부 금속층간 절연막(160) 상에 상기 상부 금속 플러그(162)에 전기적으로 접속된 상부 금속배선(164)이 추가로 배치될 수 있다.
상술한 바와 같이 본 발명에 따르면, 다층의 금속배선들을 사용하여 강유전체 메모리 셀들을 갖는 반도체 소자를 형성하는 경우에, 각층의 금속배선이 형성된 반도체기판 상에 수소 차단막이 적층된다. 이에 따라, 상기 다층 금속배선 기술을 구현하는 동안 상기 강유전체 메모리 셀들의 강유전체 커패시터들 내로 침투하는 수소원자들의 양을 현저히 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 임베디드 강유전체 메모리 소자를 설명하기 위한 단면도이다.

Claims (6)

  1. 강유전체 메모리 셀 어레이 영역 및 로직회로 영역을 갖는 반도체기판;
    상기 강유전체 메모리 셀 어레이 영역 내의 상기 반도체기판에 형성되고 강유전체 커패시터를 갖는 강유전체 메모리 셀;
    상기 로직회로 영역 내의 상기 반도체기판에 형성된 로직회로;
    상기 강유전체 메모리 셀 및 상기 로직회로를 갖는 반도체기판을 덮는 층간절연막;
    상기 층간절연막 상에 형성된 적어도 하나의 하부 금속배선;
    상기 하부 금속배선 및 상기 층간절연막을 덮는 하부 수소 차단막;
    상기 하부 수소 차단막 상에 형성된 하부 금속층간 절연막;
    상기 강유전체 메모리 셀 어레이 영역 내의 상기 하부 금속층간 절연막 상에 형성되고 상기 강유전체 커패시터와 전기적으로 접속된 금속 플레이트 라인;
    상기 로직회로 영역 내의 상기 하부 금속층간 절연막 상에 형성된 중간 금속배선; 및
    상기 금속 플레이트 라인, 상기 중간 금속배선 및 상기 하부 금속층간 절연막을 덮는 상부 수소 차단막을 포함하는 임베디드 강유전체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 금속 플레이트 라인은 상기 하부 금속층간 절연막, 상기 하부 수소 차단막 및 상기 층간절연막을 관통하는 플레이트 라인 콘택홀을 통하여 상기 강유전체 커패시터와 전기적으로 접속되는 것을 특징으로 하는 임베디드 강유전체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 하부 수소 차단막 및 상기 상부 수소 차단막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막 및 세슘 산화막으로 이루어진 일 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 임베디드 강유전체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 중간 금속배선 및 상기 하부 금속배선 사이의 상기 하부 금속층간 절연막 및 상기 하부 수소 차단막을 관통하는 하부 금속 플러그를 더 포함하되, 상기 중간 금속배선은 상기 하부 금속 플러그를 통하여 상기 하부 금속배선에 전기적으로 접속되는 것을 특징으로 하는 임베디드 강유전체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 층간절연막 내에 상기 강유전체 커패시터의 상부면 및 측벽들을 덮는 제1 수소 차단막을 더 포함하되, 상기 제1 수소 차단막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막 및 세슘 산화막으로 이루어진 일 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 임베디드 강유전체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 층간절연막 내에 위치하고 상기 강유전체 커패시터의 상부에 배치되되, 상기 강유전체 커패시터에 전기적으로 접속된 공통 상부전극(common top electrode); 및
    상기 공통 상부전극을 갖는 반도체기판의 전면을 덮고 상기 층간절연막 내에 위치하는 제2 수소 차단막을 더 포함하되, 상기 금속 플레이트 라인은 상기 하부 금속층간 절연막, 상기 하부 수소 차단막, 상기 층간절연막 및 상기 제2 수소 차단막을 관통하는 제1 비아 콘택홀을 통하여 상기 공통 상부전극에 전기적으로 접속되는 것을 특징으로 하는 임베디드 강유전체 메모리 소자.
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