KR20050097646A - Method of forming an isolation in a semiconductor device - Google Patents
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Abstract
반도체 장치의 소자 분리막 형성 방법이 개시된다. 실리콘 기판에 트렌치를 형성한 후, 상기 트렌치의 측벽에 보론을 도핑시켜 상기 트렌치의 측벽에 실리콘과 보론이 결합된 결합 영역을 형성한다. 그리고, 상기 트렌치의 측벽과 저면에 산화물로 이루어진 사이드웰을 형성하고, 상기 트렌치 내에 절연물을 매립시킨 트렌치 구조물을 형성한다.A device isolation film formation method of a semiconductor device is disclosed. After the trench is formed in the silicon substrate, boron is doped on the sidewall of the trench to form a bonding region in which silicon and boron are coupled to the sidewall of the trench. In addition, sidewalls and bottoms of the trench may be formed with sidewalls of oxides, and trench structures may be formed by filling insulators in the trenches.
Description
본 발명은 반도체 장치의 소자 분리막 형성 방법에 관한 것으로서, 보다 상세하게는 셀로우 트렌치 소자 분리(shallow trench isolation : STI) 구조를 갖는 반도체 장치의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device having a shallow trench isolation (STI) structure.
종래의 소자 분리 구조는 실리콘 부분 산화법(LOCOS)과 같은 열적 필드 산화 공정을 수행함으로서 형성할 수 있다. 실리콘 부분 산화법에 의하면, 선택적 산화를 실시할 때 산화 방지 마스크로 사용되는 질화막의 하부에서 산화막의 측면으로 산소가 침투하면서 필드 산화막의 단부에 버즈 비크(bird's beak)가 빈번하게 발생한다. 이와 같이, 버즈 비크가 발생할 경우에는 상기 버즈 비크에 의해 필드 산화막의 길이가 액티브 영역으로 확장되기 때문에 상기 액티브 영역의 폭이 감소되는 단점을 갖는다. Conventional device isolation structures can be formed by performing thermal field oxidation processes such as silicon partial oxidation (LOCOS). According to the silicon partial oxidation method, bird's beak frequently occurs at the end of the field oxide film while oxygen penetrates to the side of the oxide film from the lower part of the nitride film used as the anti-oxidation mask during selective oxidation. As described above, when the buzz beak occurs, the width of the active area is reduced because the length of the field oxide film is extended to the active area by the buzz beak.
따라서, 최근의 반도체 장치의 제조에서는 소자 분리막으로서 셀로우 트렌치 소자 분리 구조가 각광을 받고 있다. 상기 셀로우 트렌치 소자 분리 구조 즉, 트렌치 소자 분리막에 대한 예는 미합중국 특허 6,140,208호(issued to Agahi, et al.)에 개시되어 있다.Therefore, in recent years in the manufacture of semiconductor devices, a shallow trench element isolation structure is in the spotlight as an element isolation film. An example of the cell trench isolation structure, that is, a trench isolation layer is disclosed in US Pat. No. 6,140,208 (issued to Agahi, et al.).
상기 트렌치 소자 분리막의 제조에서는 기판에 트렌치를 형성하기 위한 비등방성 식각을 실시한다. 이때, 상기 식각이 이루어지는 표면에는 상당한 손상이 가해진다. 이와 같이, 상기 식각에 의해 가해진 손상은 반도체 장치의 특성 저하를 가져온다. 따라서, 상기 트렌치를 형성한 후, 상기 트렌치의 측벽과 저면에 산화물로 이루어지는 사이드웰을 형성하여 상기 손상을 보상하고 있다.In the manufacture of the trench device isolation layer, anisotropic etching is performed to form trenches in the substrate. At this time, considerable damage is applied to the surface on which the etching is performed. As such, damages caused by the etching result in deterioration of the characteristics of the semiconductor device. Accordingly, after the trench is formed, sidewalls of oxides are formed on sidewalls and bottoms of the trenches to compensate for the damage.
그러나, 반도체 장치에서 로직 소자의 경우에는 상기 사이드웰이 게이트 전극을 형성하는 공정과 열처리를 수행하는 공정에서 역협곡 현상(inverse narrow width effect)을 발생시키는 원인으로 작용한다. 즉, 상기 역협곡 현상으로 인하여 상기 트렌치 소자 분리막과 인접한 활성 영역에 주입된 보론과 같은 불순물이 상기 사이드웰로 확산하여 트렌치에 매립된 물질(산화물) 내로 세그러게이션(segregation)되고, 그 결과 문턱 전압을 감소시킨다.However, in the case of a logic device in a semiconductor device, the side well may cause an inverse narrow width effect in a process of forming a gate electrode and a process of performing a heat treatment. That is, due to the reverse canyon phenomenon, impurities such as boron injected into the active region adjacent to the trench isolation layer diffuse into the sidewells and are segmented into a material (oxide) embedded in the trench, and as a result, a threshold Reduce the voltage.
이와 같이, 종래의 반도체 장치의 제조에서는 트렌치를 형성하기 위한 식각이 가져오는 손상으로 인하여 불량이 빈번하게 발생한다. 따라서, 종래에는 반도체 장치의 전기적 신뢰성이 결여되는 문제점이 있다.As described above, in the manufacture of a conventional semiconductor device, defects frequently occur due to damage caused by etching for forming trenches. Accordingly, there is a problem in that the electrical reliability of the semiconductor device is conventionally lacking.
본 발명의 목적은 로직 소자와 같은 반도체 장치의 제조에서 트렌치를 형성하기 위한 식각이 가져오는 손상을 보상하기 위한 방법을 제공하는데 있다.It is an object of the present invention to provide a method for compensating for damage caused by etching for forming trenches in the manufacture of semiconductor devices such as logic devices.
본 발명의 다른 목적은 이미지 센세와 같은 반도체 장치의 제조 공정을 단순하기 위한 방법을 제공하는데 있다.Another object of the present invention is to provide a method for simplifying a manufacturing process of a semiconductor device such as an image sensor.
상기 목적들을 달성하기 위한 본 발명의 트렌치 소자 분리막 형성 방법은,Trench device isolation layer forming method of the present invention for achieving the above object,
실리콘 기판의 일부 영역을 식각하여 상기 실리콘 기판에 트렌치를 형성하는 단계;Etching a portion of the silicon substrate to form a trench in the silicon substrate;
상기 트렌치의 측벽에 보론을 도핑시켜 상기 트렌치의 측벽에 실리콘과 보론이 결합된 결합 영역을 형성하는 단계;Doping boron to the sidewalls of the trench to form a bonding region in which silicon and boron are bonded to the sidewalls of the trench;
상기 트렌치의 측벽과 저면에 산화물로 이루어진 사이드웰을 형성하는 단계; 및Forming sidewells of an oxide on sidewalls and bottoms of the trenches; And
상기 트렌치 내에 절연물을 매립시킨 트렌치 구조물을 형성하는 단계를 포함한다.Forming a trench structure with an insulator embedded in the trench.
먼저, 상기 보론은 BF3 가스 또는 B2F6 가스를 소스로 사용하여 도핑시키는 것이 바람직하다. 이들은 단독으로 사용하거나 혼합하여 사용할 수도 있다.First, the boron is preferably doped using BF 3 gas or B 2 F 6 gas as a source. These may be used alone or in combination.
그리고, 상기 보론은 플라즈마 방전, 직류 방전 또는 교류 방전에 의해 형성한 플라즈마 상태에서 도핑시키는 것이 바람직하다. 이때, 상기 플라즈마 상태는 약 0.1 내지 10mTorr의 압력 분위기와 약 50 내지 300℃의 온도 분위기에서 상부 파워를 약 50 내지 500Watt로 인가하고, 하부 파워를 약 5 내지 50Watt로 인가하여 형성하는 것이 바람직하다. 또한, 상기 보론은 약 1E12 내지 1E15atoms/cm2의 개수로 도핑하고, 약 10 내지 100Å의 깊이 내에 도핑하는 것이 바람직하다.The boron is preferably doped in a plasma state formed by plasma discharge, direct current discharge, or alternating current discharge. In this case, the plasma state is preferably formed by applying an upper power of about 50 to 500 Watts and a lower power of about 5 to 50 Watts in a pressure atmosphere of about 0.1 to 10 mTorr and a temperature atmosphere of about 50 to 300 ℃. In addition, the boron is preferably doped in a number of about 1E12 to 1E15 atoms / cm 2 , and doped in a depth of about 10 to 100 kPa.
상기 사이드웰은 약 800 내지 1,200℃의 온도 분위기에서 30 내지 300Å의 두께를 갖도록 형성하는 것이 바람직하다.The side well is preferably formed to have a thickness of 30 to 300 kPa in a temperature atmosphere of about 800 to 1,200 ℃.
이와 같이, 본 발명은 트렌치를 형성한 후, 상기 트렌치의 측벽에 보론을 도핑시켜 상기 트렌치의 측벽에 실리콘과 보론이 결합된 결합 영역을 형성하고, 상기 트렌치의 측벽과 저면에 산화물로 이루어진 사이드웰을 형성한다.As described above, according to the present invention, after the trench is formed, boron is doped on the sidewall of the trench to form a bonding region in which silicon and boron are coupled to the sidewall of the trench, and an oxide sidewall is formed on the sidewall and the bottom of the trench. To form.
따라서, 상기 결합 영역에 의해 트렌치 계면에서 보론의 고체 용해성을 감소시켜 보론의 세그러게이션을 줄일 수 있다. 때문에, 상기 보론의 세그러게이션으로 인한 역협곡 현상이 억제된다.Thus, the bonding region can reduce boron solid solubility at the trench interface, thereby reducing boron aggregation. Therefore, the reverse gorge phenomenon due to the boron segmentation is suppressed.
아울러, 본 발명은 이미지 센서의 제조에서 n-체널 필드 스톱 영역의 형성이 사이드웰의 형성 이전에 이루어진다. 때문에, 제조 공정을 충분하게 단순화시킬 수 있고, 아울러 전기적 신뢰도도 확보할 수 있다.In addition, in the manufacture of the image sensor, the formation of the n-channel field stop region is made before the formation of the sidewells. Therefore, the manufacturing process can be sufficiently simplified, and electrical reliability can also be secured.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.1A to 1H are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
도 1a 및 도 1b를 참조하면, 기판(10)을 마련한다. 그리고, 상기 기판(10)에 이온 주입을 실시하여 상기 기판(10)에 전기적 특성을 부여하는 웰(도시되지 않음)을 형성한다. 이어서, 상기 기판(10)에 패드 질화막(12)을 형성한다. 이때, 상기 패드 질화막(12)을 형성하기 이전에 패드 산화막(도시되지 않음)을 형성할 수도 있다. 이어서, 상기 패드 질화막(12) 상에 포토레지스트 패턴(14)을 형성한다. 상기 포토레지스트 패턴(14)은 통상의 사진 식가 공정에 의해 획들 수 있다. 이와 같이, 상기 포토레지스트 패턴(14)을 형성함으로서 패드 질화막(12)의 일부 영역이 노출된다.1A and 1B, a substrate 10 is prepared. In addition, ion implantation is performed on the substrate 10 to form a well (not shown) for imparting electrical characteristics to the substrate 10. Subsequently, a pad nitride film 12 is formed on the substrate 10. In this case, a pad oxide layer (not shown) may be formed before the pad nitride layer 12 is formed. Subsequently, a photoresist pattern 14 is formed on the pad nitride film 12. The photoresist pattern 14 may be drawn by a conventional photolithography process. As such, the photoresist pattern 14 may be formed to expose a portion of the pad nitride layer 12.
이어서, 상기 포토레지스트 패턴(14)을 식각 마스크로 사용한 식각을 실시하여 상기 노출된 패드 질화막(12)을 제거한다. 이에 따라, 상기 패드 질화막(12)은 일부 영역이 기판(10) 표면을 노출시키는 패드 질화막 패턴(12a)으로 형성한다. 그리고, 상기 포토레지스트 패턴(14)을 제거한다. 계속해서, 상기 패드 질화막 패턴(12a)을 식각 마스크로 사용한 식각을 실시하여 노출된 기판(10)을 제거한다. 상기 식각은 플라즈마 식각에 의해 달성되는데, Cl2 가스를 약 55sccm으로 제공하고, HBr2 가스를 약 110sccm으로 제공하고, O2 가스를 약 8sccm으로 제공하고, 약 4mTorr의 압력 분위기에서 상부 전극에는 450Watt를 인가하고, 하부 전극에는 약 200Watt를 인가한 상태에서 실시한다. 이에 따라, 상기 기판(10)에는 트렌치(15)가 형성된다.Subsequently, the exposed pad nitride layer 12 is removed by etching using the photoresist pattern 14 as an etching mask. Accordingly, the pad nitride film 12 is formed of a pad nitride film pattern 12a in which a portion of the pad nitride film 12 exposes the surface of the substrate 10. Then, the photoresist pattern 14 is removed. Subsequently, etching is performed using the pad nitride film pattern 12a as an etching mask to remove the exposed substrate 10. The etching is accomplished by plasma etching, providing Cl 2 gas at about 55 sccm, HBr 2 gas at about 110 sccm, O 2 gas at about 8 sccm, and 450 Watt at the top electrode in a pressure atmosphere of about 4 mTorr. Is applied, and about 200 Watts are applied to the lower electrode. Accordingly, trenches 15 are formed in the substrate 10.
도 1c 및 도 1d를 참조하면, 상기 트렌치(15)를 형성한 후, 이온 주입을 실시한다. 상기 이온 주입에서는 보론 함유 가스를 플라즈마 방전으로 레디칼로 생성한다. 이때, 상기 레디칼은 약 300eV의 운동 에너지를 갖고 있기 때문에 상기 운동 에너지에 의해 트렌치(15)의 측벽에 도핑된다. 상기 이온 주입에선 보론 함유 가스로서는 주로 BF3 가스를 선택한다. 이외에도, 상기 보론 함유 가스로서 B2H6 가스 등을 선택할 수도 있다. 그리고, 상기 보론 함유 가스를 운동 에너지를 갖는 레디컬로 형성하는 것은 상기 BF3 가스를 약 100sccm으로 제공하고, 약 5mTorr의 압력 분위기에서 상부 전극에는 약 300Watt를 인가하고, 하부 전극에는 약 30sccm을 인가함으로서 달성된다. 이와 같이, 상기 보론 함유 가스를 레디컬로 형성한 후, 이를 트렌치(15)의 측벽에 도핑시키는데, 약 1E14atoms/cm2의 개수로 도핑하고, 약 70Å의 깊이 내에 도핑된다. 따라서, 상기 트렌치(15)의 측벽에는 실리콘과 보론이 결합된 결합 영역(16)이 형성된다.1C and 1D, after the trench 15 is formed, ion implantation is performed. In the ion implantation, boron-containing gas is radically generated by plasma discharge. At this time, since the radical has a kinetic energy of about 300 eV, it is doped by the kinetic energy to the sidewall of the trench 15. In the ion implantation, mainly BF 3 gas is selected as the boron-containing gas. In addition, a B 2 H 6 gas or the like may be selected as the boron-containing gas. Forming the boron-containing gas into radicals having kinetic energy provides the BF 3 gas at about 100 sccm, applies about 300 Watts to the upper electrode, and applies about 30 sccm to the lower electrode in a pressure atmosphere of about 5 mTorr. Is achieved. As such, after the boron-containing gas is formed radically, it is doped to the sidewall of the trench 15, which is doped in a number of about 1E14 atoms / cm 2 and doped within a depth of about 70 kPa. Accordingly, the junction region 16 in which silicon and boron are combined is formed on the sidewall of the trench 15.
도 1e 내지 도 1g를 참조하면, 상기 트렌치(15)의 측벽에 결합 영역(16)을 형성한 후, 산화물로 이루어지는 사이드웰(18)을 적층한다. 이때, 상기 사이드웰(18)은 약 1,000℃의 온도 분위기를 갖는 급속 열산화법에 의해 적층된다. 아울러, 상기 사이드웰(18)은 상기 패드 질화막 패턴(12a)의 표면과, 트렌치(15)의 측벽 및 저면에 연속적으로 적층된다.1E to 1G, after forming the coupling region 16 on the sidewall of the trench 15, sidewalls 18 made of oxide are stacked. At this time, the side well 18 is laminated by a rapid thermal oxidation method having a temperature atmosphere of about 1,000 ℃. In addition, the side wells 18 are successively stacked on the surface of the pad nitride layer pattern 12a and the sidewalls and bottom surfaces of the trenches 15.
이어서, 상기 트렌치(15)를 갖는 결과물 상에 절연물로서 매립 특성이 우수한 고밀도 플라즈마 산화막(20)을 형성한다. 이때, 상기 고밀도 플라즈마 산화막(20)은 약 1,000℃의 온도 분위기에서 형성한다. 이와 같이, 상기 결과물 상에 고밀도 플라즈마 산화막(20)을 형성함으로서 상기 트렌치(15) 내에도 고밀도 플라즈마 산화막(20)이 충분하게 매립된다.Next, a high density plasma oxide film 20 having excellent embedding characteristics as an insulator is formed on the resultant having the trench 15. At this time, the high density plasma oxide film 20 is formed in a temperature atmosphere of about 1,000 ℃. In this manner, the high density plasma oxide film 20 is sufficiently embedded in the trench 15 by forming the high density plasma oxide film 20 on the resultant product.
계속해서, 화학기계적 연마와 같은 평탄화를 실시하여 상기 고밀도 플라즈마 산화막(20)을 제거한다. 이에 따라, 상기 사이드웰(18)로 형성한 산화막이 노출된다. 이어서, 상기 사이드웰(18)로 형성한 산화막과 패드 질화막 패턴(12a)을 순차적으로 제거한다. 상기 사이드웰(18)로 형성한 산화막과 패드 질화막 패턴(12a)을 순차적으로 제거함으로서 상기 기판(10)의 트렌치(15)에만 산화막이 매립되는 트렌치 구조물(20a)이 형성된다. 이때, 상기 트렌치(15)의 측벽에는 결합 영역(16)이 형성되고, 상기 결합 영역(16)과 트렌치(15)의 저면에는 사이드웰(18a)이 형성되고, 상기 트렌치(15)에는 트렌치 구조물(20a)로서 산화막이 매립된다. 이에 따라, 상기 기판(10)에는 소자 분리막이 형성된다.Subsequently, planarization such as chemical mechanical polishing is performed to remove the high density plasma oxide film 20. As a result, an oxide film formed of the side well 18 is exposed. Subsequently, the oxide film and the pad nitride film pattern 12a formed of the side well 18 are sequentially removed. By sequentially removing the oxide film formed from the side well 18 and the pad nitride film pattern 12a, a trench structure 20a in which the oxide film is embedded only in the trench 15 of the substrate 10 is formed. In this case, a coupling region 16 is formed on a sidewall of the trench 15, a side well 18a is formed on a bottom surface of the coupling region 16 and the trench 15, and a trench structure is formed in the trench 15. An oxide film is embedded as 20a. Accordingly, an isolation layer is formed on the substrate 10.
이와 같이, 상기 트렌치 구조물(20a)로 이루어지는 소자 분리막을 형성함으로서 기판(10)은 활성 영역과 비활성 영역으로 나뉜다. 이어서, 상기 기판(10)의 활성 영역에 게이트 전극(22) 및 소스/드레인 전극(24)을 갖는 트렌지스터(30)를 형성한다.As such, the substrate 10 is divided into an active region and an inactive region by forming an isolation layer formed of the trench structure 20a. Subsequently, a transistor 30 having a gate electrode 22 and a source / drain electrode 24 is formed in an active region of the substrate 10.
본 실시예에서는 트렌치의 측벽에 보론과 실리콘이 결합된 결합 영역을 형성한다. 이와 같이, 상기 결합 영역을 형성함으로서 후곡되는 열처리와 같은 공정을 수행하여도 상기 트렌치의 계면에서는 보론의 고체 용해성이 감소된다. 이에 따라, 보론의 세그러게이션을 줄일 수 있기 때문에 상기 보론의 세그러게이션으로 인한 역협곡 현상을 충분하게 억제할 수 있다.In the present embodiment, a bonding region in which boron and silicon are combined is formed on the sidewall of the trench. As such, even when a process such as a heat treatment that is bent by forming the bonding region is performed, the solid solubility of boron is reduced at the interface of the trench. Accordingly, since the boron segmentation can be reduced, the reverse gorge phenomenon caused by the boron segmentation can be sufficiently suppressed.
실시예에서는 반도체 장치의 로직 소자에 한정하여 설명하였다. 그러나, 상기 로직 소자가 아닌 이미지 센서와 같은 제조 공정에도 충분하게 본 실시예의 제조 방법을 적용할 수 있다.In the embodiment, only the logic elements of the semiconductor device have been described. However, the manufacturing method of the present embodiment can be sufficiently applied to a manufacturing process such as an image sensor other than the logic element.
기존의 이미지 센서의 제조에서는 사이드웰을 형성한 후, 이온 주입을 실시한다. 상기 이온 주입은 n-체널 필드 스톱 영역을 형성하기 위하여 실시한다. 그러나, 상기 사이드웰을 형성한 후 실시하는 이온 주입은 공정 시간이 많이 소요되고, 원하는 영역에 이온 주입이 이루어지지 않는 등의 많은 문제점을 발생시킨다.In the manufacture of conventional image sensors, after forming side wells, ion implantation is performed. The ion implantation is carried out to form an n-channel field stop region. However, the ion implantation performed after forming the side wells takes a long time, and causes many problems such as the ion implantation not being performed in a desired region.
따라서, 이미지 센서의 제조에서도 전술한 바와 같이 사이드웰을 형성하기 이전에 이온 주입을 실시한다. 이 경우에도 전술한 실시예와 동일한 방법에 의해 달성된다. 때문에, 이미지 센서의 제조에 전술한 실시예와 동일한 방법을 적용할 경우 원하는 영역에 정확하게 이온을 주입시킬 수 있고, 공정 시간을 단축시킬 수 있다.Therefore, in the manufacture of the image sensor, ion implantation is performed before forming the side well as described above. This case is also achieved by the same method as in the above embodiment. Therefore, when the same method as in the above-described embodiment is applied to the manufacture of the image sensor, ions can be precisely implanted in a desired area and the process time can be shortened.
이와 같이, 본 발명에 의하면 트렌치 계면에서 보론의 고체 용해성을 감소시켜 보론의 세그러게이션을 줄일 수 있다. 때문에, 상기 보론의 세그러게이션으로 인한 역협곡 현상이 억제된다. 따라서, 반도체 장치의 전기적 신뢰도를 확보할 수 있는 효과가 있다. 아울러, 본 발명은 이미지 센서의 제조는 제조 공정을 충분하게 단순화시킬 수 있는 효과가 있다.As such, according to the present invention, boron segmentation can be reduced by reducing the solid solubility of boron at the trench interface. Therefore, the reverse gorge phenomenon due to the boron segmentation is suppressed. Therefore, there is an effect that can secure the electrical reliability of the semiconductor device. In addition, the present invention has the effect that the manufacturing of the image sensor can be sufficiently simplified the manufacturing process.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.1A to 1H are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040022834A KR20050097646A (en) | 2004-04-02 | 2004-04-02 | Method of forming an isolation in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040022834A KR20050097646A (en) | 2004-04-02 | 2004-04-02 | Method of forming an isolation in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050097646A true KR20050097646A (en) | 2005-10-10 |
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ID=37277388
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| KR1020040022834A KR20050097646A (en) | 2004-04-02 | 2004-04-02 | Method of forming an isolation in a semiconductor device |
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| KR (1) | KR20050097646A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9553119B2 (en) | 2014-09-12 | 2017-01-24 | Samsung Electronics Co., Ltd. | Methods of forming an image sensor |
-
2004
- 2004-04-02 KR KR1020040022834A patent/KR20050097646A/en not_active Application Discontinuation
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