KR20050097632A

KR20050097632A - Method for forming the vertical transitor

Info

Publication number: KR20050097632A
Application number: KR1020040022819A
Authority: KR
Inventors: 오보석
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-04-02
Filing date: 2004-04-02
Publication date: 2005-10-10
Also published as: KR100533395B1

Abstract

본 발명은, 버티컬 트랜지스터 제조방법에 관한 것으로서, 특히, 반도체기판 상에 채널을 형성하여 소오스영역과 드레인영역을 상,하측으로 분리하도록 하고, 채널의 주변으로 원통형상으로 폴리실리콘으로 게이트를 형성하여 전류가 반도체기판의 하측에서 상측으로 흐르도록 하여 누설전류가 발생되는 것을 방지하고 핫캐리어 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다. 한편, 본 발명은, 트랜지스터가 작동되었을 때, 4면에서 채널이 형성되므로 많게는 약 기존의 1/4의 채널면적에서 동일한 전류가 흐르므로 면적이 줄어드는 효과를 지닌다. 또한, 채널의 온/오프특성을 좌,우하는 게이트전압의 영향이 4면에서 미치므로 종래에 비하여 넓게 작용한다. 그리고, 채널의 4개면에서 온/오프동작이 이루어지므로 오프동작시 누설전류가 작으며, 종래의 게이트의 측면에 적층되는 스페이서막이 필요 없으므로 공정이 단순화하여진다.The present invention relates to a method of manufacturing a vertical transistor, and more particularly, to form a channel on a semiconductor substrate so as to separate the source region and the drain region up and down, and to form a gate of polysilicon in a cylindrical shape around the channel. It is a very useful and effective invention that prevents leakage current and improves hot carrier characteristics by allowing current to flow from the lower side to the upper side of the semiconductor substrate. On the other hand, the present invention has the effect of reducing the area since the same current flows in the channel area of about 1/4 of the conventional channel because the channel is formed on the four sides when the transistor is operated. In addition, since the gate voltage affects the on / off characteristics of the channel left and right on four sides, it works more widely than in the prior art. In addition, since the on / off operation is performed on four surfaces of the channel, the leakage current is small during the off operation, and the process is simplified since the spacer film stacked on the side of the conventional gate is not required.

Description

Method for manufacturing vertical transistor {Method For Forming The Vertical Transitor}

본 발명은 트랜지스터 제조방법에 관한 것으로, 특히, 반도체기판 상에 채널을 형성하여 소오스영역과 드레인영역을 상,하측으로 분리하도록 하고, 채널의 주변으로 원통형상으로 폴리실리콘으로 게이트를 형성하여 전류가 반도체기판의 하측에서 상측으로 흐르도록 하여 누설전류가 발생되는 것을 방지하고 핫캐리어 특성을 향상하도록 하는 버티컬 트렌지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method. In particular, a channel is formed on a semiconductor substrate to separate a source region and a drain region up and down. The present invention relates to a vertical transistor manufacturing method that flows from the lower side to the upper side of the semiconductor substrate to prevent leakage current from occurring and improves the hot carrier characteristics.

일반적으로, 반도체장치의 종류에는 여러 가지가 있으며, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과 트랜지스터(MOS FET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.In general, there are many kinds of semiconductor devices, and various manufacturing techniques are used to configure transistors, capacitors, etc. formed in the semiconductor device, and in recent years, MOS is formed to apply an oxide film on a semiconductor substrate to produce an electric field effect. Background Art [0002] Metal oxide semiconductor field effect transistors (MOS FETs) are increasingly being used.

상기한 모스형 전계효과 트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.The MOS type field effect transistor is a field effect transistor in which a gate formed on a semiconductor substrate is isolated by a thin silicon oxide film in a semiconductor layer, and the impedance is not lowered like a junction type, and the diffusion process is simple. The semiconductor device is advantageous in that it does not require separation between devices, and is suitable for high density integration.

상기 트랜지스터는 셀영역과 주변회로영역으로 구분되어져서 트랜지스터를 각각 형성하도록 하는 공정을 적용하는 것으로서, 트랜지스터를 제조하는 방법을 살펴 보면, 반도체기판 상에 게이트산화막 및 도전역할을 하는 폴리실리콘층 혹은 텅스텐실리사이드층등을 적층하도록 한다.The transistor is divided into a cell region and a peripheral circuit region to apply a process of forming transistors, respectively. Referring to a method of manufacturing a transistor, a polysilicon layer or tungsten, which serves as a gate oxide film and a conductive layer, is formed on a semiconductor substrate. The silicide layer is laminated.

이와 같은 상태에서 상기 결과물 상에 감광막을 적층한 후, 셀영역은 차단하고 주변회로영역을 선택적으로 개방시키도록 한 후 식각공정으로 게이트를 형성하도록 한다.In such a state, after the photoresist layer is stacked on the resultant, the cell region is blocked and the peripheral circuit region is selectively opened, and then a gate is formed by an etching process.

그리고, 상기 게이트에 절연막을 적층하여서 식각하여 게이트의 측면부분에 스페이서막을 형성하도록 한다.In addition, an insulating layer is stacked on the gate to be etched to form a spacer layer on a side portion of the gate.

그러나, 종래에는 트랜지스터 형성시, 소오스영역과 드레인영역이 좌우측에 있고 중앙에 게이트가 있는 구조였으며, 이 트랜지스터는, 좌측에서 우측으로 2차원적인 구조를 지니므로 전류가 흐를 때 반도체기판으로 누설전류가 발생되어져서 게이트 끝단에서 핫캐리어 현상(Hot Carrier)이 발생하여 트랜지스터의 성능이 저하되는 등의 문제점을 지닌다.However, conventionally, when the transistor is formed, the source region and the drain region are on the left and right sides and have a gate in the center, and since the transistor has a two-dimensional structure from left to right, leakage current flows to the semiconductor substrate when current flows. In this case, a hot carrier phenomenon occurs at the gate end, thereby degrading the performance of the transistor.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 채널을 형성하여 소오스영역과 드레인영역을 상,하측으로 분리하도록 하고, 채널의 주변으로 원통형상으로 폴리실리콘으로 게이트를 형성하여 전류가 반도체기판의 하측에서 상측으로 흐르도록 하여 누설전류가 발생되는 것을 방지하고 핫캐리어 특성을 향상하도록 하는 것이 목적이다. The present invention has been made in view of this point, and the channel is formed on the semiconductor substrate to separate the source region and the drain region up and down, and the gate is formed of polysilicon in a cylindrical shape around the channel so that the current It is an object of the present invention to flow from the lower side to the upper side of the semiconductor substrate to prevent leakage current from occurring and to improve hot carrier characteristics.

이러한 목적은, 반도체기판 상에 식각으로 트렌치식각부위를 형성한 후, 상기 트렌치식각부위 내에 갭필링산화막을 매립하고 평탄화하여 트렌치막을 형성하는 단계와; 상기 단계 후에 상기 결과물 상에 이온을 주입하여 웰영역을 형성한 후, 재차 임플란트 이온 주입으로 소오스영역을 형성하도록 하는 단계와; 상기 단계 후에 상기 소오스영역 상에 있는 반도체기판을 식각하여 채널을 형성한 후, 상기 채널의 양측면에 문턱전압을 방지하는 이온을 주입하는 단계와; 상기 단계 후에 상기 결과물 상에 게이트산화막 및 폴리실리콘층을 적층하는 단계와; 상기 단계 후에 상기 결과물 상에 채널의 상측면부분에 감광막을 적층한 후, 식각으로 상기 채널의 상측면부분을 개방하여 주변에 게이트를 형성하는 단계와; 상기 단계 후에 게이트의 상측으로 개방된 채널의 상층부분에 이온을 주입하여 드레인영역을 형성한 후, 결과물 상에 층간절연막을 적층하도록 하는 단계와; 상기 단계 후에 상기 결과물 상에 마스킹식각으로 콘택홀을 형성하여 소오스영역과, 드레인영역과, 게이트로 각각 연결되는 소오스메탈라인, 드레인메탈라인 및 게이트메탈라인을 형성하는 단계로 이루어진 버티컬 트랜지스터 제조방법을 제공함으로써 달성된다.The object of the present invention is to form a trench layer by forming a trench etched portion on the semiconductor substrate by etching, and then filling and planarizing a gap filling oxide layer in the trench etched portion; Implanting ions onto the resultant after the step to form a well region, and then again forming a source region by implantation of implant ions; Forming a channel by etching the semiconductor substrate on the source region after the step, and implanting ions to prevent a threshold voltage on both sides of the channel; Laminating a gate oxide film and a polysilicon layer on the resultant after the step; After the step of laminating a photoresist film on the upper surface portion of the channel on the resultant, by forming the gate in the peripheral area by opening the upper surface portion of the channel by etching; After the step of forming a drain region by implanting ions into the upper portion of the channel open to the upper side of the gate, and then to form an interlayer insulating film on the resultant; And forming a source hole, a drain region, and a source metal line, a drain metal line, and a gate metal line connected to the gate by masking etching on the resultant after the step. By providing.

그리고, 상기 채널의 양측면부분에 문턱전압을 낮추기 위하여 이온을 주입할 때, 경사지게 주입하는 것이 바람직 하다.In addition, when implanting ions to lower the threshold voltage to both side portions of the channel, it is preferable to inject obliquely.

그리고, 상기 채널의 주위에 형성되는 상기 게이트는, 4면으로 감싸도록 형성되는 것이 바람직 하다.The gate formed around the channel is preferably formed to surround four surfaces.

이하, 첨부도면에 의거하여 본 발명에 따른 버티컬 트랜지스터 제조방법을 살펴 보도록 한다.Hereinafter, a method of manufacturing a vertical transistor according to the present invention will be described with reference to the accompanying drawings.

도 1에 도시된 바와 같이, 반도체기판(10)상에 식각으로 트렌치식각부위(14)를 형성한 후, 상기 트렌치식각부위(14) 내에 갭필링산화막(12)을 매립하여 평탄화하여 트렌치막(16)을 형성한다.As shown in FIG. 1, after the trench etch region 14 is formed on the semiconductor substrate 10 by etching, the trench gap 14 is buried and planarized to fill the gap etch oxide layer 12. 16).

그리고, 도 2에 도시된 바와 같이, 상기 결과물 상에 임플란트 공정으로 이온을 주입하여 웰(Well)영역을 형성하도록 한다.As shown in FIG. 2, ions are implanted on the resultant implant process to form a well region.

그리고, 도 3에 도시된 바와 같이, 상기 결과물 상에 임플란트 이온 주입으로 상기 반도체기판(10)에 일정 깊이로 소오스영역(12)을 형성하도록 하도록 한다.As shown in FIG. 3, the source region 12 is formed in the semiconductor substrate 10 at a predetermined depth by implantation of implant ions onto the resultant product.

그리고, 도 4에 도시된 바와 같이, 상기 소오스영역(12) 상에 있는 반도체기판(12)을 식각하여 채널(18)을 형성한다.4, the semiconductor substrate 12 on the source region 12 is etched to form a channel 18.

그리고, 도 5에 도시된 바와 같이, 상기 채널(18)의 양측면에 문턱전압을 방지하는 이온을 주입하도록 한다.As shown in FIG. 5, ions are injected into both sides of the channel 18 to prevent the threshold voltage.

상기 채널(18)의 양측면부분에 문턱전압을 낮추기 위하여 이온을 주입할 때, 양측면부분에서 하측방향으로 경사지게 주입하도록 한다.When ions are injected into both side portions of the channel 18 to lower the threshold voltage, the side surfaces of the channel 18 are inclined downwardly from both side portions.

도 6에 도시된 바와 같이, 상기 결과물 상에 게이트산화막(20) 및 폴리실리콘층(22)을 순차적으로 적층하도록 한다.As shown in FIG. 6, the gate oxide film 20 and the polysilicon layer 22 are sequentially stacked on the resultant.

그리고, 도 7에 도시된 바와 같이, 상기 결과물 상에 채널(18)의 상측면부분에 감광막(24)을 적층한다.As shown in FIG. 7, the photoresist layer 24 is laminated on the upper surface portion of the channel 18 on the resultant product.

그리고, 도 8에 도시된 바와 같이, 상기 감광막(24)으로 상기 채널(18)의 상측면부분을 개방하도록 주변에 식각공정으로 게이트(26)를 형성한다.As shown in FIG. 8, a gate 26 is formed in the periphery by an etching process so as to open the upper side portion of the channel 18 with the photosensitive film 24.

상기 채널(18)의 주위에 형성되는 상기 게이트(26)는, 4면으로 감싸도록 형성하는 것이 바람직 하다.The gate 26 formed around the channel 18 is preferably formed to surround the four surfaces.

그리고, 도 9 및 도 10에 도시된 바와 같이, 상기 게이트(26)의 상측으로 개방된 채널(18)의 상층부분에 이온을 주입하여 드레인영역(28)을 형성한 후, 결과물 상에 층간절연막(30)을 적층하도록 한다.9 and 10, after the ion is implanted into the upper portion of the channel 18 open to the upper side of the gate 26 to form a drain region 28, an interlayer insulating film is formed on the resultant. (30) is laminated.

그리고, 도 11에 도시된 바와 같이, 상기 결과물 상에 마스킹식각으로 콘택홀을 반도체기판에 형성한 후, 이 콘택홀내에 소오스영역(32)과, 드레인영역(28)과, 게이트(26)로 각각 연결되는 소오스메탈라인(32), 드레인메탈라인(34) 및 게이트메탈라인(36)을 매립하여 평탄화하여 형성하도록 한다.As shown in FIG. 11, a contact hole is formed in the semiconductor substrate by masking etching on the resultant, and then the source region 32, the drain region 28, and the gate 26 are formed in the contact hole. The source metal line 32, the drain metal line 34, and the gate metal line 36 connected to each other are buried and planarized.

따라서, 상기한 바와 같이, 본 발명에 따른 버티컬 트랜지스터 제조방법을 이용하게 되면, 반도체기판 상에 채널을 형성하여 소오스영역과 드레인영역을 상,하측으로 분리하도록 하고, 채널의 주변으로 원통형상으로 폴리실리콘으로 게이트를 형성하여 전류가 반도체기판의 하측에서 상측으로 흐르도록 하여 누설전류가 발생되는 것을 방지하고 핫캐리어 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다.Therefore, as described above, when using the method of manufacturing a vertical transistor according to the present invention, a channel is formed on a semiconductor substrate so that the source region and the drain region are separated up and down, and the poly is formed in a cylindrical shape around the channel. It is a very useful and effective invention to prevent the leakage current and improve the hot carrier characteristics by forming a gate of silicon so that current flows from the lower side to the upper side of the semiconductor substrate.

한편, 본 발명은, 트랜지스터가 작동되었을 때, 4면에서 채널이 형성되므로 많게는 약 기존의 1/4의 채널면적에서 동일한 전류가 흐르므로 면적이 줄어드는 효과를 지닌다.On the other hand, the present invention has the effect of reducing the area since the same current flows in the channel area of about 1/4 of the conventional channel because the channel is formed on the four sides when the transistor is operated.

또한, 채널의 온/오프특성을 좌,우하는 게이트전압의 영향이 4면에서 미치므로 종래에 비하여 넓게 작용한다.In addition, since the gate voltage affects the on / off characteristics of the channel left and right on four sides, it works more widely than in the prior art.

그리고, 채널의 4개면에서 온/오프동작이 이루어지므로 오프동작시 누설전류가 작으며, 종래의 게이트의 측면에 적층되는 스페이서막이 필요 없으므로 공정이 단순화하여진다.In addition, since the on / off operation is performed on four surfaces of the channel, the leakage current is small during the off operation, and the process is simplified since the spacer film stacked on the side of the conventional gate is not required.

도 1 내지 도 11은 본 발명의 일 실시예에 따른 버티컬 트랜지스터의 제조방법을 순차적으로 보인 도면이다.1 to 11 are views sequentially showing a method of manufacturing a vertical transistor according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명* * Description of the symbols for the main parts of the drawings *

10 : 반도체기판 12 : 갭필링산화막10 semiconductor substrate 12 gap filling oxide film

14 : 트렌치식각부위 16 : 트렌치막14: trench etching portion 16: trench trench

18 : 채널 20 : 게이트산화막18: channel 20: gate oxide film

22 : 폴리실리콘층 24 : 감광막22 polysilicon layer 24 photosensitive film

26 : 게이트 28 : 드레인영역26 gate 28 drain region

30 : 층간절연막 32 : 소오스메탈라인30 interlayer insulating film 32 source metal line

34 : 드레인메탈라인 36 : 게이트메탈라인34: drain metal line 36: gate metal line

Claims

Forming a trench etched portion on the semiconductor substrate by etching and embedding and planarizing a gap filling oxide film in the trench etched portion to form a trench film;

Implanting ions onto the resultant after the step to form a well region, and then again forming a source region by implantation of implant ions;

Forming a channel by etching the semiconductor substrate on the source region after the step, and implanting ions to prevent a threshold voltage on both sides of the channel;

Laminating a gate oxide film and a polysilicon layer on the resultant after the step;

After the step of laminating a photoresist film on the upper surface portion of the channel on the resultant, by forming the gate in the peripheral area by opening the upper surface portion of the channel by etching;

After the step of forming a drain region by implanting ions into the upper portion of the channel open to the upper side of the gate, and then to form an interlayer insulating film on the resultant;

And forming a source hole, a drain region, and a source metal line, a drain metal line, and a gate metal line respectively connected to the gate by masking etching on the resultant after the step. Transistor manufacturing method.

The method of claim 1,

When implanting ions to lower the threshold voltage on both side portions of the channel, vertical transistor manufacturing method characterized in that the implant.

The method according to claim 1 or 2,

And the gate formed around the channel is formed to surround four surfaces.