KR20050096521A - Method of forming an isolation layer of a semiconductor device - Google Patents
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Abstract
반도체 장치의 소자 분리막 형성 방법이 개시되어 있다. 액티브 영역이 정의된 기판에 연마 저지막 패턴을 형성한 후, 상기 연마 저지막 패턴을 마스크로 하여 상기 기판을 식각하여 트렌치를 형성한다. 상기 트렌치의 내면에 질화막 라이너를 형성하고, 상기 트렌치를 매립하는 산화막 패턴을 형성한다. 상기 연마 저지막 패턴을 마스크로 하여 상기 산화막 패턴의 일부를 양의 기울기로 이방성 식각하여 상기 산화막 패턴이 액티브 영역의 표면보다 낮고 상기 질화막 라이너의 상부에 산화막 스페이서를 형성한다. 이와 같이 형성된 반도체 장치의 소자 분리 방법은 액티브 영역의 표면보다 낮은 소자 분리막을 형성함에 있어서, 산화막 스페이서를 형성하여 상기 질화막 라이너의 덴터 발생을 방지할 수 있다.A device isolation film formation method of a semiconductor device is disclosed. After forming the polishing stopper pattern on the substrate where the active region is defined, the substrate is etched using the polishing stopper pattern as a mask to form a trench. A nitride film liner is formed on an inner surface of the trench, and an oxide film pattern filling the trench is formed. A portion of the oxide film pattern is anisotropically etched with a positive slope using the polishing stopper film pattern as a mask to form an oxide spacer on the nitride film liner, the oxide film pattern being lower than the surface of the active region. In the device isolation method of the semiconductor device formed as described above, an oxide spacer may be formed to form a device isolation layer lower than the surface of the active region, thereby preventing the denting of the nitride liner.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는 반도체 장치의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device. More specifically, the present invention relates to a method for forming an element isolation film of a semiconductor device.
일반적으로 소자 분리막 형성 방법은 로코스(LOCal Oxidation of Silicon; LOCOS)와 같은 열적 필드 산화 공정을 사용하여 형성된다. LOCOS 소자 분리에 따르면, 먼저 실리콘 기판 상에 산화막 및 질화막을 순차적으로 형성한다. 상기 질화막을 선택적으로 식각하여 질화막 패턴을 형성한 후, 질화막 패턴을 마스크로 사용하여 실리콘 기판 상에 선택적으로 소자 분리막을 형성한다. In general, a device isolation layer formation method is formed using a thermal field oxidation process such as LOCal Oxidation of Silicon (LOCOS). According to LOCOS device isolation, an oxide film and a nitride film are first formed sequentially on a silicon substrate. After the nitride film is selectively etched to form a nitride film pattern, a device isolation layer is selectively formed on the silicon substrate using the nitride film pattern as a mask.
상기 LOCOS 소자 분리에 의하면, 상기 소자 분리막 형성 시 마스크로 이용되는 질화막 하부에서 산소가 침투하면서 소자 분리막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 소자 분리막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 액티브 영역의 폭이 감소되어 유효 채널 길이가 짧아지게 되어 반도체 소자의 전기적 특성이 열화되는 문제가 발생하게 된다. According to the LOCOS device isolation, a bird's beak is generated at the end of the device isolation layer while oxygen penetrates under the nitride film used as a mask when forming the device isolation layer. Since the device isolation film is extended to the active area by the length of the buzz beak, the width of the active area is reduced and the effective channel length is shortened, thereby deteriorating electrical characteristics of the semiconductor device.
이에 따라, 초고집적 반도체 장치에서는 셀로우 트렌치 소자 분리(Shallow Trench Isolation) 방법이 각광받고 있다. 상기 셀로우 트렌치 소자 분리 공정에 의하면, 기판을 식각하여 트렌치를 형성한 후, 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치의 내부에 소자 분리막을 형성한다.Accordingly, a shallow trench isolation method has been in the spotlight in the ultra-high density semiconductor device. According to the cell trench isolation process, the substrate is etched to form a trench, and then an oxide film is deposited to fill the trench. Next, the oxide film is etched by etching back or chemical mechanical polishing (CMP) to form an isolation layer inside the trench.
하지만, 상기 셀로우 트렌치 소자 분리 방법에 의한 소자 분리막 형성 방법또한 실효적인 게이트 길이(effective gate length)가 여전히 좁고, 드레인 전류가 감소하는 문제점이 있다. 또한, 백 바이어스(back bias)에 의한 트랜지스터의 역치 전압이 상승하는 문제가 있다. However, the device isolation film forming method by the cell trench trench isolation method also has a problem that the effective gate length is still narrow, the drain current is reduced. In addition, there is a problem that the threshold voltage of the transistor is increased due to a back bias.
상기 문제점들에 대한 해결 방안으로, 필드 영역의 표면이 액티브 영역의 표면보다 낮은 소자 분리막 형성 방법에 관한 발명이 일본국 공개 특허번호 2001-035519에 개시되어 있다. As a solution to the above problems, an invention relating to a method of forming a device isolation film having a surface of a field region lower than that of an active region is disclosed in Japanese Patent Laid-Open No. 2001-035519.
도 1 내지 도 4는 종래의 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a device isolation method of a conventional semiconductor device.
도 1을 참조하면, 기판(10) 상에 패드 산화막(15)을 형성한 후, 상기 패드 산화막 상에 질화막(20)과 고온 산화막(high temperature oxide layer)(25)을 차례로 증착한다. 상기 패드 산화막(15)은 후속하는 질화막 증착을 위한 버퍼막으로 제공되며, 상기 고온 산화막(25)은 하드 마스크 층으로 제공된다.Referring to FIG. 1, after forming a pad oxide film 15 on a substrate 10, a nitride film 20 and a high temperature oxide layer 25 are sequentially deposited on the pad oxide film. The pad oxide film 15 is provided as a buffer film for subsequent nitride film deposition, and the high temperature oxide film 25 is provided as a hard mask layer.
상기 질화막(20)은 후속하는 공정에 의해 패터닝 되어 트렌치 형성의 하드 마스크 역할을 한다. 액티브 영역의 표면보다 소자 분리막의 높이를 낮게 형성하기 위해, 상기 소자 분리막의 식각 공정에서 마스크 역할을 하는 상기 질화막(20)의 두께를 500 내지 2,000 Å로 두껍게 형성하는 것이 바람직하다. The nitride film 20 is patterned by a subsequent process to serve as a hard mask for trench formation. In order to form the height of the device isolation layer lower than the surface of the active region, the thickness of the nitride film 20 serving as a mask in the etching process of the device isolation layer is preferably formed to a thickness of 500 to 2,000 kPa.
도2를 참조하면, 상기 고온 산화막(25) 상에 실리콘 산질화물(SiON)을 증착하여 반사 방지막(anti-reflective layer)(미도시)을 형성한 후, 액티브 패턴을 정의하기 위한 사진 식각 공정을 진행하여 고온 산화막 패턴(25a)을 형성한다.Referring to FIG. 2, after forming silicon oxynitride (SiON) on the high temperature oxide layer 25 to form an anti-reflective layer (not shown), a photolithography process for defining an active pattern is performed. Proceeding to form the high temperature oxide film pattern 25a.
상기 고온 산화막 패턴(25a)을 식각 마스크로 이용하여 상기 질화막 및 패드 산화막을 식각하여 질화막 패턴(20a) 및 패드 산화막 패턴(15a)을 형성한 후, 계속해서 상기 질화막 패턴(20a)에 인접한 기판(10)의 상부를 식각하여 트렌치(30)를 형성한다.The nitride film and the pad oxide film are etched using the high temperature oxide film pattern 25a as an etching mask to form the nitride film pattern 20a and the pad oxide film pattern 15a, and then the substrate adjacent to the nitride film pattern 20a ( The upper portion of 10) is etched to form the trench 30.
이어서, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 트렌치(30)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(30)의 바닥면과 측벽을 포함하는 내면 상에 재산화막(40)이 형성된다. 그 후, 누설 전류의 발생을 억제하고 게이트 산화막의 특성을 향상시키기 위하여 상기 재산화막 상에 질화막 라이너(45)를 증착한다.The exposed portion of trench 30 is then heat treated in an oxidizing atmosphere to cure silicon damage caused by high energy ion bombardment during the trench etching process. Then, a reoxidation film 40 is formed on the inner surface including the bottom surface and the sidewall of the trench 30 by the oxidation reaction of the exposed silicon and the oxidant. Thereafter, a nitride film liner 45 is deposited on the reoxidation film to suppress the occurrence of leakage current and to improve the characteristics of the gate oxide film.
도 3을 참조하면, 상기 트렌치(30)가 매립되도록 산화막(미도시)을 증착한 후, 상기 질화막 패턴(20a)의 상부 표면이 노출될 때까지 화학 기계적 연마(CMP) 방법으로 상기 산화막을 평탄화한다. 그 결과, 트렌치(30)의 내부에만 산화막이 잔류한다.Referring to FIG. 3, after depositing an oxide film (not shown) to fill the trench 30, the oxide film is planarized by chemical mechanical polishing (CMP) until the upper surface of the nitride film pattern 20a is exposed. do. As a result, the oxide film remains only inside the trench 30.
이후, 상기 질화막 패턴(20a)을 마스크로 하여 습식 식각 공정으로 상기 산화막을 식각하여 소자 분리막(50)을 형성한다.Thereafter, the oxide film is etched by a wet etching process using the nitride film pattern 20a as a mask to form the device isolation layer 50.
상기 습식 식각 공정은 희석 HF 용액을 식각액으로 이용하여, 액티브 영역의 기판 높이가 소자 분리막(50)보다 높도록 상기 산화물을 식각한다. In the wet etching process, the oxide is etched using a dilute HF solution as an etching solution so that the substrate height of the active region is higher than that of the device isolation layer 50.
도 4를 참조하면, 상기 질화막 패턴(14)을 습식 식각법으로 제거한다. 상기 습식 식각법은 인산(H3PO4)을 식각액으로 질화물 패턴(14)을 식각한다. 이때, 상기 질화막 패턴(14)을 완전히 제거하기 위해 과도 식각(over etch)을 진행한다. 하지만, 과도 식각시 트렌치(18)의 측벽에 형성되어 있는 질화막 라이너(22)도 인산 식각액에 의해 식각된다. 따라서, 상기 습식 식각 공정의 완료된 후 액티브 영역과 필드 영역의 표면 경계에서 라이너 덴트(dent)(60)가 발생한다.Referring to FIG. 4, the nitride layer pattern 14 is removed by a wet etching method. In the wet etching method, the nitride pattern 14 is etched using phosphoric acid (H 3 PO 4) as an etching solution. At this time, in order to completely remove the nitride layer pattern 14, an over etch is performed. However, during excessive etching, the nitride film liner 22 formed on the sidewall of the trench 18 is also etched by the phosphate etchant. Accordingly, liner dents 60 occur at the surface boundaries of the active and field regions after completion of the wet etching process.
상기 라이너 덴트(60)는 후속하는 세정 공정에 의해 더욱 확장되어 소자 분리막(50)에 그루브(groove)를 형성하게 되고, 이러한 그루브는 누설 전류의 원인으로 작용하게 된다.The liner dent 60 is further extended by a subsequent cleaning process to form grooves in the device isolation layer 50, and the grooves act as a cause of leakage current.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 질화막 라이너 덴트의 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다. An object of the present invention for solving the above problems is to provide a method of forming a device isolation film of a semiconductor device capable of preventing the occurrence of nitride film liner dent.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 액티브 영역이 정의된 기판에 연마 저지막 패턴을 형성하는 단계; 상기 연마 저지막 패턴을 마스크로 하여 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내면에 질화막 라이너를 형성하는 단계; 상기 트렌치를 매립하는 산화막 패턴을 형성하는 단계; 및 상기 연마 저지막 패턴을 마스크로 하여 상기 산화막 패턴의 일부를 양의 기울기로 이방성 식각하여 상기 산화막 패턴이 액티브 영역의 기판 표면보다 낮고 상기 질화막 라이너의 상부에 산화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 반도체 장치의 소자 분리막 형성 방법을 제공한다. In order to achieve the above object of the present invention, the present invention comprises the steps of: forming an abrasive stopper film pattern on a substrate in which an active region is defined; Etching the substrate using the polishing stopper pattern as a mask to form a trench; Forming a nitride film liner on an inner surface of the trench; Forming an oxide film pattern filling the trench; And anisotropically etching a portion of the oxide film pattern with a positive slope using the polishing stop layer pattern as a mask to form an oxide spacer on the nitride film liner, wherein the oxide film pattern is lower than the surface of the substrate in the active region. A method of forming a device isolation film of a semiconductor device is provided.
본 발명에 의하면, 액티브 영역의 표면보다 낮은 소자 분리막을 형성함에 있어서, 질화막 라이너의 상부에 산화막 스페이서를 형성한다. 상기 산화막 스페이서는 후속하는 연마 저지막 패턴을 제거하는 공정 중 질화막 라이너도 함께 제거되어 라이너 덴터가 발생하는 문제를 방지할 수 있다.According to the present invention, in forming the device isolation film lower than the surface of the active region, an oxide spacer is formed on the nitride film liner. The oxide spacer may be removed together with the nitride liner during the process of removing the subsequent polishing stop layer pattern, thereby preventing the problem of the liner dent.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 12는 본 발명의 실시예에 의한 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.5 to 12 are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
도 5를 참조하면, 기판(100)으로부터 패드 산화막(105), 연마 저지막(110), 반사 방지막(120), 그리고 포토레지스트 막(미도시)을 순차적으로 증착한다. 상기 연마 저지막(110) 및 반사 방지막(120)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 형성된다. Referring to FIG. 5, a pad oxide film 105, an abrasive stop film 110, an antireflection film 120, and a photoresist film (not shown) are sequentially deposited from the substrate 100. The polishing stopper film 110 and the antireflection film 120 are formed by a low pressure chemical vapor deposition (LPCVD) method.
상기 패드 산화막(105)은 기판(100)을 보호하는 역할을 하며, 열산화 공정으로 형성된다. 패드 산화막(105)의 두께는 약 100 ~ 200Å인 것이 바람직하다. The pad oxide layer 105 serves to protect the substrate 100 and is formed by a thermal oxidation process. It is preferable that the thickness of the pad oxide film 105 is about 100-200 GPa.
상기 연마 저지막(110)은 후속하는 화학적 기계 연마(CMP) 공정 시 연마 중지 시점을 알려주며, 후속하는 필드 산화막의 식각 공정에서의 마스크 역할을 한다. 바람직하게는 후속하는 열처리 공정 시, 연마 저지막(110)에 산화막이 형성되는 것을 방지하기 위하여 연마 저지막(110)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성하고, 그 두께는 약 500 ~ 2,000 Å의 범위에서 선택한다. The polishing stopper layer 110 informs a polishing stop point in a subsequent chemical mechanical polishing (CMP) process, and serves as a mask in an etching process of a subsequent field oxide film. Preferably, in the subsequent heat treatment process, in order to prevent the oxide film from being formed in the polishing stopper film 110, the polishing stopper film 110 is formed of silicon nitride film (SiN) or silicon oxynitride film (SiON), and the thickness thereof is Choose from the range of about 500 to 2,000 Hz.
상기 반사 방지막(120)은 사진 식각 공정시 난반사를 방지하여 양호한 프로파일을 얻기 위해 필요하다.The anti-reflection film 120 is required to prevent diffuse reflection during the photolithography process to obtain a good profile.
도 6을 참조하면, 상기 포토레지스트막(미도시)을 통상의 사진 공정으로 포토레지스 패턴(125)을 형성한다. 상기 포토레지스트 패턴은 기판(100)을 액티브 영역과 필드 영역으로 기본적으로 구획하는 역할을 하며, 포토레지스트 패턴(125)은 이후 트렌치를 형성하기 전에 제거된다. Referring to FIG. 6, the photoresist pattern 125 is formed using a conventional photolithography process. The photoresist pattern serves to basically divide the substrate 100 into an active region and a field region, and the photoresist pattern 125 is subsequently removed before forming the trench.
상기 포토레지스트 패턴(131)을 마스크로 하여 반사 방지막 및 연마 저지막을 건식 식각하여 반사 방지막 패턴(120a) 및 연마 저지막 패턴(110a)을 형성한다. 상기 연마 저지막 패턴(110a)은 이후 공정에서 하드 마스크 패턴으로 역할을 한다.The anti-reflection film and the polishing stop layer are dry etched using the photoresist pattern 131 as a mask to form the anti-reflection film pattern 120a and the polishing stop layer pattern 110a. The polishing stopper pattern 110a serves as a hard mask pattern in a subsequent process.
도 7을 참조하면, 포토레지스트 패턴을 제거한 후, 반사 방지막 패턴(120a) 및 연마 저지막 패턴(110a)을 마스크로 하여 기판(100)을 건식 식각한다. 상기 건식 식각으로 필드 영역의 패드 산화막 패턴(105a)과 트렌치(130)가 형성된다. Referring to FIG. 7, after removing the photoresist pattern, the substrate 100 is dry-etched using the anti-reflection film pattern 120a and the polishing stopper film pattern 110a as a mask. The dry etching forms the pad oxide layer pattern 105a and the trench 130 in the field region.
상기 건식 공정의 식각 가스로는 브롬 수소(HBr), 삼불화 질소(NF3) 또는 6불화 유황(SF6) 중 적어도 하나를 포함하는 가스를 이용한다.As the etching gas of the dry process, a gas including at least one of bromine hydrogen (HBr), nitrogen trifluoride (NF 3 ), or sulfur hexafluoride (SF 6 ) is used.
도 8을 참조하면, 반사 방지막 패턴을 제거한 후, 상기 기판(100)의 트렌치(130) 내면에 산화막 라이너(140)를 형성한다. 이는, 전술한 트렌치 식각 공정 동안에 고 에너지의 이온 충격으로 야기된 실리콘 손상을 큐어링(curing)하기 위함이다. Referring to FIG. 8, after removing the anti-reflection film pattern, an oxide film liner 140 is formed on the inner surface of the trench 130 of the substrate 100. This is to cure the silicon damage caused by high energy ion bombardment during the trench etching process described above.
상기 산화막 라이너(140)는 기판(100)을 산화 분위기에서 열처리하여, 기판(100)의 노출된 부위에 실리콘과 산화제와의 산화 반응시켜 형성된다. 상기 산화막 라이너(140)는 패드 산화막(105a)이 증착된 기판(100)의 트렌치 내면에는 형성되지만 연마 저지막 패턴(110a)의 내측벽에는 형성되지 않는다. 이는 연마 저지막에 실리콘 소스가 없기 때문이다. The oxide film liner 140 is formed by heat-treating the substrate 100 in an oxidizing atmosphere, and oxidizing silicon and an oxidant to exposed portions of the substrate 100. The oxide liner 140 is formed on the inner surface of the trench of the substrate 100 on which the pad oxide layer 105a is deposited, but is not formed on the inner wall of the polishing stop layer pattern 110a. This is because there is no silicon source in the polishing stopper film.
이어서, 상기 산화막 라이너(140) 상에 질화막 라이너(150)를 형성한다. 이는, 후속 공정에서 소자 분리막이나 캡핑 산화막으로부터 탄소(C)나 수소(H)와 같은 불순물들이 액티브 영역으로 확산되어 누설 전류를 발생시키거나 소자 분리막의 특성을 열화시키는 것을 방지하기 위함이다. Subsequently, a nitride film liner 150 is formed on the oxide film liner 140. This is to prevent impurities such as carbon (C) and hydrogen (H) from diffusing into the active region from the device isolation film or the capping oxide film in a subsequent process to generate a leakage current or to deteriorate the characteristics of the device isolation film.
상기 질화막 라이너(150)는 저압 화학 기상 증착(LPCVD) 방법에 의해 약 30 ~ 200 Å의 두께로 증착하는 것이 바람직하다.The nitride film liner 150 may be deposited to a thickness of about 30 to about 200 kPa by a low pressure chemical vapor deposition (LPCVD) method.
도 9를 참조하면, 상기 트렌치를 매립하도록 USG, O3-TEOS USG 또는 고밀도 플라스마(HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막(160)을 화학 기상 증착 방법에 의해 상기 결과물 상에 형성한다. 이 경우, SiH4, O2 및 Ar 가스를 플라스마 소오스로 이용하여 고밀도 플라스마를 발생시킴으로써 트렌치에 고밀도 플라스마 산화막을 형성할 수도 있다.Referring to FIG. 9, an oxide layer 160 having excellent gap filling characteristics, such as a USG, O 3 -TEOS USG, or a high density plasma (HDP) oxide layer, is formed on the resultant material by chemical vapor deposition to fill the trench. In this case, a high density plasma oxide film can be formed in the trench by generating a high density plasma using SiH 4 , O 2 and Ar gases as the plasma source.
보다 바람직하게는, 상기 산화막(160) 상에 Si(OC2H5)4를 소오스로 하는 플라스마 방식에 의해 PE-TEOS로 이루어진 캡핑 산화막(도시하지 않음)을 증착할 수 있다. 나아가, 필요에 따라 산화막(160)을 치밀화(densification)하여 후속하는 세정 공정에 대한 습식 식각율을 낮추기 위하여 약 800 ~ 1050 ℃의 고온 및 불활성 가스 분위기 하에서 어닐링을 실시할 수 있다.More preferably, a capping oxide film (not shown) made of PE-TEOS may be deposited on the oxide film 160 by a plasma method using Si (OC 2 H 5 ) 4 as a source. Furthermore, annealing may be performed under a high temperature and inert gas atmosphere of about 800 to 1050 ° C. to densify the oxide layer 160 to lower the wet etch rate for the subsequent cleaning process as necessary.
도 10을 참조하면, 상기 연마 저지막 패턴(110a)의 표면이 노출될 때까지 산화막(160)을 화학적 기계 연마(Chemical Mechanical Polishing) 방법으로 평탄화 한다. Referring to FIG. 10, the oxide layer 160 is planarized by a chemical mechanical polishing method until the surface of the polishing stopper pattern 110a is exposed.
도 11을 참조하면, 상기 연마 저지막 패턴(111)을 마스크로 하여 상기 필드 영역의 기판의 높이를 액티브 영역의 기판보다 낮도록 상기 산화막(160)을 양의 각도를 갖도록 이방성 식각하여 산화막 스페이서(165)를 형성한다. Referring to FIG. 11, the oxide layer 160 may be anisotropically etched to have a positive angle so that the height of the substrate in the field region is lower than that of the active region using the polishing stopper pattern 111 as a mask. 165).
상기 이방성 식각 공정은 플루오로카본(CxFy) 및 하이플루오로카본(CpH gFr)을 포함하는 식각 가스를 이용하여 전면 건식 식각(dry-etch)방법으로 상기 산화막(160)을 식각한다. 상기 식각 가스는 연마 저지막 패턴(110a)에 대한 산화막의 식각 선택비가 높도록 조절하여 연마 저지막 패턴(110a)이 거의 식각되지 않도록 한다.The anisotropic etching process is the oxide film 160 by a dry dry etching method using an etching gas containing a fluorocarbon (C x F y ) and a high fluorocarbon (C p H g F r ) Etch The etching gas is controlled to have a high etching selectivity of the oxide film with respect to the polishing blocking film pattern 110a so that the polishing blocking film pattern 110a is hardly etched.
또한, 상기 식각 공정중 상기 산화막(160)이 연마 저지막 패턴(110a)에 대하여 양의 기울기를 갖도록 하여 상기 질화막 라이너(160)의 상면에 산화막 스페이서(165)를 형성한다. 이는, 후속하는 연마 저지막 패턴(110a)의 제거 공정중 상기 산화막 스페이서(165)의 아래에 위치하는 질화막 라이너(150)가 함께 제거되어 라이너 덴터(liner dent) 발생을 억제하기 위함이다. In addition, the oxide layer 160 may be formed on the upper surface of the nitride film liner 160 to have a positive slope with respect to the polishing stop layer pattern 110a during the etching process. This is because the nitride film liner 150 positioned below the oxide spacer 165 is removed together during the subsequent removal process of the polishing stop layer pattern 110a to suppress the occurrence of liner dent.
도 12를 참조하면, 상기 연마 저지막 패턴과 산화막 스페이서를 제거한다. 상기 연마 저지막 패턴을 통상의 식각 공정을 통하여 제거한다. 상기 식각 공정의 식각 가스는 할로겐 원소를 포함하는 4불화 탄소(CF4), 6불화 에탄(C2F6), 8불화 프로탄(C3F8), 디플루오로메탄(CH2F2), 3불화 메탄(CHF3 ) 등을 포함할 수 있다. 이때, 상기 잔류하는 산화막이 그 하부에 존재하는 질화막 라이너의 식각을 방지하여, 라이너 덴터의 발생을 감소시키는 역할을 한다.Referring to FIG. 12, the polishing stopper pattern and the oxide spacer are removed. The polishing stopper pattern is removed through a conventional etching process. The etching gas of the etching process includes carbon tetrafluorocarbon (CF 4 ), hexafluoroethane (C 2 F 6 ), propane hexafluoroethane (C 3 F 8 ), and difluoromethane (CH 2 F 2). ), Trifluoromethane (CHF 3 ), and the like. At this time, the remaining oxide film prevents the etching of the nitride film liner existing below, thereby reducing the occurrence of liner dentifier.
이후, 상기 산화막 스페이서를 습식 식각 방법으로 제거한다. 상기 습식 식각 방법은, 일반적으로 과산화수(H2O2), 불산(HF) 및 초순수(DI water)의 혼합물을 식각액으로 하여 상기 질화막 라이너의 상부에 존재하는 잔류 산화막을 제거한다. 이때, 필드 영역의 대부분의 산화막이 식각을 최소화하기 위해 식각 시간을 조절한다. Thereafter, the oxide spacer is removed by a wet etching method. In the wet etching method, a mixture of water peroxide (H 2 O 2), hydrofluoric acid (HF), and ultrapure water (DI water) is used as an etchant to remove residual oxide film present on the nitride film liner. At this time, most of the oxide film in the field region adjusts the etching time to minimize the etching.
이로써, 액티브 영역의 기판 표면 보다 낮은 소자 분리막을 형성하여 반도체 장치의 소자 분리를 완성한다. As a result, a device isolation film lower than the surface of the substrate in the active region is formed to complete device isolation of the semiconductor device.
상술한 바와 같이 본 발명에 의하면, 액티브 영역의 기판 표면 보다 낮은 소자 분리막을 형성함에 있어서, 트렌치의 내면에 있는 질화막 라이너의 상부에 산화막 스페이서를 형성한다. 상기 산화막 스페이서는 후속하는 연마 저지막 패턴의 식각 공정에서 질화막 라이너의 식각을 방지하여 질화막 라이너의 덴터 발생을 억제한다. 따라서, 라이너 덴터의 공정 마진을 크게 증가시킬 수 있으며 반도체 장치의 특성을 향상시킬 수 있다.As described above, according to the present invention, in forming the device isolation film lower than the substrate surface of the active region, an oxide spacer is formed on the nitride film liner on the inner surface of the trench. The oxide spacer prevents etching of the nitride film liner in the subsequent etching process of the polishing stop layer pattern, thereby suppressing dentation of the nitride film liner. Therefore, the process margin of the liner denter can be greatly increased and the characteristics of the semiconductor device can be improved.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
도 1 내지 도 4는 종래의 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of forming a device isolation film of a conventional semiconductor device.
도 5 내지 도 12는 본 발명의 실시예에 의한 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.5 to 12 are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
100 : 기판 105 : 패드 산화막100 substrate 105 pad oxide film
110 : 연마 저지막 110a: 연마 저지막 패턴110: polishing stopper film 110a: polishing stopper film pattern
120 : 반사 방지막 120a: 반사 방지막 패턴120: antireflection film 120a: antireflection film pattern
130 : 트렌치 140 : 재산화막130: trench 140: property canvas
150 : 질화막 라이너 160 : 산화막150: nitride film liner 160: oxide film
170 : 산화막 패턴170: oxide film pattern
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