KR20050094018A

KR20050094018A - 프렌지 필드 스위칭 모드 액정표시장치

Info

Publication number: KR20050094018A
Application number: KR1020040018082A
Authority: KR
Inventors: 백승준; 이승민; 전종엽
Original assignee: 비오이 하이디스 테크놀로지 주식회사
Priority date: 2004-03-17
Filing date: 2004-03-17
Publication date: 2005-09-26
Also published as: KR100614272B1

Abstract

본 발명은 공통전압의 왜곡으로 인하여 화면이 그리니쉬(Greenish)화 되는 것을 방지하여 화면 품위를 개선시키는데 적당한 FFS 모드 액정표시장치를 개시한다. 개시된 본 발명은 하부기판 위에 투명 대향전극이 형성되고, 공통전극선이 상기 대향전극과 연결된 FFS 모드 액정표시장치에 있어서, 게이트 버스 라인과 데이터 버스 라인에 의해 정의되는 단위 화소영역에 복수의 공통전극선을 형성하여 스토리지 캐패시턴스의 분리하는 것을 특징으로 한다.

Description

프렌지 필드 스위칭 모드 액정표시장치{FRINGE FIELD SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정표시장치에 관한 것으로, 특히 Greenish, Crosstalk 등을 개선하여 화면 품위를 향상시키는데 적당한 FFS(Fringe Field Switching)모드 액정표시장치에 관한 것이다.

일반적으로, FFS 모드 액정표시장치는 IPS 모드 액정표시장치의 낮은 개구율 및 투과율을 개선시키기 위해 제안된 것으로서, 고개구율 및 고투과율을 위해서 카운터 전극과 화소전극을 투명전도체로 형성하면서, 카운터 전극과 화소전극과의 간격을 상하 기판 사이의 간격보다 좁게 형성하여 카운터전극과 화소전극 상부에 프린지 필드(Fringe Filed)가 형성되도록 함으로써, 전극들 상부에 존재하는 액정분자들이 모두 동작되도록 한다.

도 1은 종래 기술에 따른 HAN Mode를 적용한 FFS-LCD를 설명하기 위한 단면도로서, 하부 기판(10)과 상부 기판(30)은 소정 거리(d)를 두고 대향된다. 하부 기판(10)과 상부 기판(30) 사이에는 소정의 액정 분자(20a)를 갖는 액정층(20)이 개재된다. 이때, 액정 분자(20a)는 유전율 이방성이 양 또는 음인 물질이 선택적으로 사용될 수 있다.

액티브 매트릭스 기본 요소인 게이트 버스 라인(도시되지 않음), 데이터 버스 라인(도시되지 않음) 및 박막 트랜지스터(도시되지 않음)가 형성된 하부 기판(10) 상부에 단위 화소 별로 각각 카운터 전극(15)이 플레이트 형태로 형성된다. 이때, 카운터 전극(15)은 공지된 바와 같이, 투명한 도전 물질로 형성된다. 카운터 전극(15) 상부에는 게이트 절연막(16)이 형성되고, 게이트 절연막(16) 상부에는 카운터 전극과 프린지 필드를 형성할 수 있도록 화소 전극(17)이 수개의 빗살을 포함하는 빗(Comb) 형태로 형성된다. 이때, 화소 전극(17) 역시 투명 도전체로 형성됨이 바람직하다. 이러한 하부 기판 결과물 상부에는 수평 배향막(18)이 형성되며, 상기 수평 배향막(18)은 소정 방향을 향하는 러빙축을 갖는다.

상기 러빙축의 방향은 최대 투과율을 만족하도록, 액정 분자(20a)의 유전율 이방성이 양인 경우, 프린지 필드가 기판에 투영된 방향과 45° 내지 90°를 이루도록 결정되고, 액정 분자(20a)의 유전율 이방성이 음인 경우, 프린지 필드의 기판 투영면과 0°내지 45°를 이루도록 결정된다.

한편, 상부 기판(30)의 내측면에는 도면에는 도시되지 않았지만, 컬러 필터가 배치되고, 컬러 필터의 표면에는 수직 배향막(28)가 배치된다. 이때, 수직 배향막(28)은 공지된 바와 같이 러빙축을 갖지 않는다. 여기서, 액정층(20)내의 액정 분자(20a)들은 하부 기판(10)의 수평 배향막(18)과 상부 기판(30)의 수직 배향막(28)에 의하여, 하부 기판(10)쪽에서는 장축이 기판면과 수평하게 배열되다가 상부 기판(30)쪽에서는 장축이 기판면과 수직으로 배열되는 하이브리드 형태로 배열된다.

하부 기판(10)의 외측에는 소정의 편광축을 갖는 제 1 편광판(5)이 배치되고, 상부 기판(30)의 외측에는 편광축과 직교하는 흡수축을 갖는 제 2 편광판(35)이 배치된다. 이때, 제 1 편광판(5)의 편광축은 노말리 블랙(Normally Black) 모드를 실현하기 위하여, 흡수축과 직교되면서, 러빙축과는 일치하는 E-mode를 사용할 수 있고 또는 러빙축과 수직인 O-mode를 사용할 수도 있다.

이와 같이 구성된 FFS-LCD는 다음과 같이 동작한다.

먼저, 카운터 전극(15)과 화소 전극(17) 사이에 전압차 즉, 필드가 형성되지 않으면, 액정 분자(20a)들은 하부 기판(10)측에서는 수평 배향막(18)의 영향으로 러빙축 및 기판 표면에 평행하도록 배열되다가, 상부 기판(30)측으로 갈수록 수직 배향막(28)의 영향으로 기판 표면과 장축이 수직을 이루도록 배열된다. 이에 따라, 제 1 편광판(5)을 통과한 광은 액정층(20)을 지나면서 편광 방향이 변화되지 않아, 편광축과 수직을 이루는 흡수축을 갖는 제 2 편광판(35)을 통과하지 못한다. 따라서, 화면은 다크(dark)를 띤다.

한편, 카운터 전극(15)과 화소 전극(17) 사이에 프린지 필드가 인가되면, 프린지 필드에 의하여, 카운터 전극(15) 및 화소 전극(17) 사이 및 그 상부에 있는 액정 분자(20a)들이 모두 트위스트된다. 이에 따라, 제 1 편광판(5)을 통과한 광은 액정층(20) 통과하면서, 그 편광 상태가 변화되어 편광축과 직교하는 흡수축을 갖는 제 2 편광판(35)을 통과한다. 따라서, 화면은 화이트(White) 상태가 된다.

상기와 같은 종래 프린지 필드 스위칭(FFS) 모드 액정표시장치는 하부기판(10)의 상부에 다수 개의 게이트 버스 라인이 제 1 방향, 즉, X방향으로 서로 평행하게 배치되고, 또한 다수 개의 데이터 버스 라인이 제 2 방향, 즉, Y방향으로 서로 평행하게 배치되어 매트릭스 형태의 배열을 이루고 있으며, 평행하게 진행되는 각 게이트 버스 라인 사이에 게이트 버스 라인과 평행하게 각각 한 개씩의 대향 공통전극선이 형성된다.

참고로, 상기 매트릭스 배열은 각각 단위 화소영역을 한정한다.

도 2는 종래 기술에 따른 FFS 모드 액정표시장치의 단위 셀을 보여주는 도면으로서, 1개의 게이트 버스 라인(51), 1개의 공통전극선(53), 1개의 데이터 버스 라인(55)이 배치되어 있다.

여기서, 상기 게이트 버스 라인(51)과 공통전극선(53)은 동일한 적층 구조로 형성되며, 상기 데이터 버스 라인(55)은 게이트 절연막(도시되지 않음)을 사이에 두고 게이트 공통전극과 절연되어 있다.

도면에서 대향전극(57)은 단위 화소공간 내, 예를 들면, 화소 개구영역과 유사한 형태의 틀을 갖도록 각각 형성되며, 상기 대향전극(57)은 게이트 버스 라인(51)과 같이 하부 기판의 표면에 배치된다.

화소전극(59)은 게이트 절연막과 소스 절연막을 사이에 두고 상기 대향전극(57)의 상부에 배열되며, 사각형 틀 형태의 대향전극(57)이 둘러싸고 있는 영역에 액정을 스위칭 하기 위한 슬릿(Slit) 구조로 형성된다.

박막트랜지스터(TFT)는 게이트 버스 라인(51)과 데이터 버스 라인(55)의 교차 부분에 인접하여 설치되며, 이 박막트랜지스터(TFT)는 게이트 버스 라인(51)으로부터 연장된 게이트 전극, 데이터 버스 라인(55)으로부터 연장되어 형성된 드레인 전극, 화소전극(59)으로부터 연장된 소스 전극 및 게이트 전극 상부에 형성된 채널층(60)으로 구성된다.

그리고 스토리지 캐패시터(Cst)는 대향전극(57)과 화소전극(59)이 오버랩(Overlap)되는 부분에 형성된다.

이와 같이 구성된 종래 FFS 모드 액정표시장치에 따르면, 일반 TN(Twisted Nematic)모드와 달리 대향전극(57)이 하부기판 위에 형성됨을 알 수 있다.

이때, 대향전극(57)을 포함한 공통전극선(53)은 데이터 버스 라인(55)과의 중첩에 의한 캐패시턴스와 화소전극(59)과 오버랩되는 부분에서 형성된 스토리지 캐패시턴스가 존재하게 된다.

따라서, 상기와 같은 종래 FFS 모드 액정표시장치는 다음과 같은 문제점을 갖게 된다.

통상, FFS 모드에서의 공통전극선의 신호 왜곡은 공통전극선(53)의 저항과 데이터 버스 라인(55)과의 캐패시턴스, 그리고 화소전극(59)과의 스토리지 캐패시턴스로 인해 발생되는데, 화소전극(59)과의 사이에 형성되는 스토리지 캐패시턴스의 양이 매우 커서 공통전극선(53)의 RC 딜레이가 심화된다.

이러한 원인은 FFS 모드 액정표시장치가 일반 TN 모드 액정표시장치와는 달리 공통전극선(53)(Vcom)이 하부기판에 카운터 전극의 투명전도막(ITO: Induim Tin Oxide)과 연결되어 형성되고, 이 카운터 전극은 절연막을 사이에 두고 화소전극과 화소 전면에 걸치는 크기의 스토리지 캐패시턴스가 형성되므로 TN 모드 대비 7~8배의 RC 딜레이를 갖게 된다.

이는 소형 인치(Inch)의 액정표시장치에서는 화소 구조에 공통전극선 설계 적용시 공통전극선(53)에 걸리는 스토리지 캐패시턴스가 TN 대비 7~8배로 공통전극선(53)의 RC 딜레이에 작은 영향을 주는 반면에, 대형 모니터, 대형 TV, 와이드 타입에서는 하나의 공통전극선(53)에 걸리는 스토리지 캐패시턴스의 용량이 TN 대비 10~20배가 되어 RC 딜레이로 인한 화면 품위의 손상을 가져오는 요인으로 작용한다.

특히, FFS 모드를 도트 인버젼으로 구동할 경우, R, G, B 스트립(Strip) 배열에서 R과 B의 데이터 신호는 항상 같은 극성을 갖게 되며, G의 경우는 R과 B의 반대 극성을 갖게 되는데, 일반 화면 구동시에는 화면 전체의 극성이 서로 상충되어 0이 되지만, 특정 패턴(1 스킵 라인과 2 스킵 도트 패턴)에서는 도 3에 도시된 바와 같이, n 번째 게이트 라인에서 + 내지 -의 극성을 갖게 된다.

이런 극성은 위에서 설명한 공통전극선에 RC 딜레이로 인해 커플링 왜곡이 발생하게 된다. 이때 공통전극선의 커플링 왜곡은 R과 B의 밝기를 감소시키는 방향으로, G의 밝기는 증가시키는 방향으로 왜곡된다.

이러한 Vcom의 왜곡에 의해 화면 전체가 녹색(Green)에 가까운 쪽으로 나타나는 Greenish 불량이 발생하게 된다.

따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위해 안출한 것으로서, 공통전압의 왜곡으로 인하여 화면이 그리니쉬(Greenish)화 되는 것을 방지하여 화면 품위를 개선시키는데 적당한 FFS 모드 액정표시장치를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 FFS 모드 액정표시장치는 하부기판 위에 투명 대향전극이 형성되고, 공통전극선이 상기 대향전극과 연결된 FFS 모드 액정표시장치에 있어서, 게이트 버스 라인과 데이터 버스 라인에 의해 정의되는 단위 화소영역에 복수의 공통전극선을 형성하여 스토리지 캐패시턴스의 분리하는 것을 특징으로 한다.

이와 같은 본 발명의 FFS 모드 액정표시장치는 상기 복수의 공통전극선 중 적어도 어느 하나에 상기 대향전극을 연결하여 슬릿 형태로 형성되는 화소전극과 스토리지 캐패시턴스를 형성한다.

이때, 상기 복수의 공통전극선은 상기 화소전극과 동일한 형태 및 방향으로 형성하는 것이 바람직하고, 상기 대향전극은 상기 화소전극의 형태와 동일하게 형성하는 것이 바람직하다.

또한, 상기 대향전극은 불투과전도막으로 형성하는 것도 가능하다.

이하, 첨부된 도면을 참조하여 본 발명의 FFS 모드 액정표시장치를 설명하기로 한다.

먼저, 본 발명의 FFS 모드 액정표시장치는 한 화소당 다수의 공통전극선과 카운터 전극을 형성하여 전체 스토리지 캐패시턴스를 분산함으로써, 공통전극선의 신호 지연(RC 딜레이)을 제거하는 것에 의해 화면 품위를 향상시키는 것을 기술적 특징으로 한다.

이를 위해서 본 발명은 공통전극선을 한 화소당 다수 개로 형성하고, 각각의 공통전극선에 각자의 대향전극을 형성하는 것에 의해 공통전극선의 지연으로 인해 발생되는 그리니쉬(Greenish) 및 크로스토크(Crosstalk) 등의 불량을 감소시킨다.

이를 보다 구체적으로 설명하면 다음과 같다.

일반적으로, 공통전극의 신호 왜곡은 도 4에 도시한 바와 같이, 데이터 라인과 대향전극간의 캐패시턴스와 스토리지 캐패시턴스에 의해 영향을 받아 발생한다.

이때, 왜곡되는 정도를 식으로 표시하면 아래와 같다.

[수학식 1]

Vcom_RC=Vcom_R_tot×(Cstorage_tot+Cdata_com_cross)×Δd

상기 수학식 1에서 Vcom_RC는 공통전극선(Vcom) 한 개에 걸리는 RC 딜레이이고, Vcom_R_tot는 한 개의 공통전극선에 걸리는 배선저항이고, Cstorage_tot는 각 화소에 걸리는 스토리지 캐패시턴스를 공통전극선에 연결한 부분의 총합이고, Cdata_com_cross는 각 화소에 걸리는 데이터 버스 라인과 공통전극선과의 캐패시턴스를 공통전극선에 연결한 부분의 총합이고, Δd 는 데이터 하이(high) 전압, 데이터 로우(low)전압으로서, 데이터 전압 변화량을 나타낸다.

이때, 그리니쉬(greenish)에 영향을 주는 커플링 신호 왜곡은 다음과 같은 수학식 2로 표현할 수 있다.

[수학식 2]

Vcom_decay_peak_level=(Cdata_com_cross/Cdot_total)×Δd

여기서, Cdot_total은 아래의 수학식 3과 같이 표현할 수 있다.

[수학식 3]

Cdot_total=Cstorage_dot×Clc_frange

이때, 상기 수학식 2에서 Vcom_decay_peak_level은 커플링 되어 왜곡된 전압의 최고 변화량이고, 상기 수학식 3으로 표현된 Cdot_total은 한 개의 화소에 걸리는 캐패시턴스의 총량이다.

이에 Cstorage_tot의 캐패시턴스가 Vcom RC에 주는 영향을 화소 크기별로 비교하면, 화소크기의 80㎛의 FFS화소와 스토리지 온 커몬(Storage On Common)방식의 TN 모드 화는 FFS 모드의 화소가 5.2배 정도의 스토리지 용량 차이를 보이며, 130㎛의 FFS 화소와 TN모드 화소는 약 12배의 스토리지 용량 차이를 보인다.

여기서, 화소 면적 증가에 따라 스토리지 용량이 증가하는 것은 FFS의 화소 전극의 면적에 오버랩되는 부분이 승수 배로 증가하기 때문이며, TN은 화소전극 캐패시턴스 용량 증가로 스토리지 캐패시턴스의 용량은 일정량을 유지하거나 감소시키기 때문이다.

그리고, Cdata_cross 캐패시턴스는 Cstorage 캐패시턴스에 비해 1/100배 정도의 용량으로서, 이는 RC에 주는 영향이 미약하므로 스토리지 캐패시턴스의 용량에 RC 딜레이의 양이 결정되게 된다.

따라서, 20인치 이상의 대형 패널에서의 RC 딜레이는 스토리지 캐패시턴스의 영향으로 인하여 같은 인치의 스토리지 온 커몬 방식의 TN 모드 대비 10배 이상의 RC 딜레이가 생기게 된다.

이에, 상기와 같은 문제를 해결하기 위해서 본 발명에서는 공통전극선에 걸리는 화소 내 스토리지 캐패시턴스가 공통전극선의 신호지연에 주는 영향을 최적화시킬 수 있도록 도 5와 같이 공통배선을 다중 배선으로 형성한다.

즉, 도 5는 본 발명의 실시예에 따른 FFS 모드 액정표시장치의 단위 셀을 나타낸 레이아웃도로서, 게이트 버스 라인(100)과 데이터 버스 라인(200)이 교차하게 배치되고, 그 교차 부위에 박막트랜지스터(TFT)가 형성되며, 상기 게이트 버스 라인(100)과 데이터 버스 라인(200)에 의해 정의되는 화소영역에는 슬릿 형태의 화소전극(300)이 형성된다.

그리고, 상기 화소영역 내에는 복수의 공통전극선(400a)(400b)이 형성되며, 상기 화소전극(300)과 스토리지 캐패시턴스를 형성하는 복수의 대향전극(500a)(500b)이 형성된다.

참고로, 본 발명의 실시예에서는 2개의 공통전극선과 2개의 대향전극으로 구성된 것을 예로 한 것이다. 이하에서는 설명의 편의를 위해 공통전극선을 제 1, 제 2 공통전극선(400a)(400b)으로, 대향전극을 제 1, 제 2 대향전극(500a)(500b)으로 정의하여 설명하기로 한다.

이와 같이, 공통전극선을 다중으로 형성한 경우, 단위 화소영역 내의 화소전극(300)과 제 1 대향전극(500a)에 의해 스토리지 캐패시턴스가 형성되고, 상기 화소전극(300)과 제 2 대향전극(500b)간에도 스토리지 캐패시턴스가 형성되므로 결국, 단위 화소영역 내에서 스토리지 캐패시턴스가 2부분으로 분리되게 된다.

이때, 상기와 같이 단위 화소영역 내에 복수의 공통전극선(400a)(400b)을 형성하더라도 기존의 제조공정의 추가나 변경을 초래하지는 않는다.

즉, 통상의 FFS 모드 액정표시장치는 대향전극으로 사용되는 투명전도막을 패터닝하는 제 1 마스킹 공정과, 공통전극선 및 게이트 버스라인을 패터닝하는 제 2 마스킹 공정과, 박막트랜지스터(TFT)의 채널층을 패터닝하는 제 3 마스킹 공정과, 소스/드레인 전극 및 데이터 버스 라인을 패터닝하는 제 4 마스킹 공정과, 콘택홀 형성을 위한 제 5 마스킹 공정 및 화소전극 패터닝을 위한 제 6 마스킹 공정으로 이루어진다.

따라서, 본 발명의 FFS 모드 액정표시장치는 상기 제 1 마스킹 공정에서부터 제 6 마스킹 공정을 그대로 이용하되, 대향전극으로 사용되는 투명전도막을 패터닝하는 제 1 마스킹 공정에서는 상기 투명전도막을 단위 화소영역 내에 형성될 공통전극선의 개수만큼 분리하면 되고, 공통전극선과 게이트 버스 라인을 형성하는 제 2 마스킹 공정에서는 상기 제 1 마스킹 공정에서 형성된 대향전극의 수만큼 공통전극선을 패터닝하면 된다.

이와 같이, 본 발명의 FFS 모드 액정표시장치는 도 5에 도시된 바와 같이, 화소전극(300)을 슬릿 형태로 형성하며, 슬릿과 슬릿 사이 부분에서 제 1 대향전극(500a)과 제 2 대향전극(500b)이 분리되도록 패터닝한다. 이때, 슬릿 사이로 제 1, 제 2 대향전극(500a)(500b)을 패터닝함으로써 빛 샘 현상 및 비 개구영역이 되는 부분은 공통전극선의 추가 부분으로 한정된다.

상기와 같이 형성된 공통전극선의 RC 딜레이는 다음의 수학식 4와 같이 계산할 수 있다.

[수학식 4]

Vcom_RC=Vcom_R_tot×{(Cstorage_tot/2)+(Cdata_com_cross)}×Δd

여기서, 상기 수학식 4와 수학식 1을 대비하면, Cstorage_tot가 스토리지 형성 개수로 나뉘어지며, Cdata_com_cross는 하나의 공통전극선에서는 일정량으로 유지된다. 그리고 Cdata_com_cross 캐패시턴스는 도 6에 도시된 바와 같이, 병렬로 각 공통전극선마다 다르게 유지되므로 결과적으로는, 각 공통전극선의 Vcom_RC는 1/2로 감소하게 된다.

이때, 커플링 신호 왜곡은 아래의 수학식 5와 같이 표현할 수 있다.

[수학식 5]

Vcom_decay_peak_level=(Cdata_com_cross/Cdot_total)×Δd

여기서, Cdot_total은 아래의 수학식 6과 같이 표현할 수 있다.

[수학식 6]

Cdot_total=(Cstorage_dot/2)×Clc_frange

이때, 상기 수학식 5는 수학식 2와 동일하지만, 수학식 6은 수학식 3과 비교할 경우, 1/2로 감소하게 되어 상기 수학식 5의 결과값은 상승하게 된다.

즉, Vcom_decay_peak_level의 값은 상승하지만, 전체 Vcom_RC의 값이 절반(1/2)으로 감소하게 되고, 하나의 공통전극선에 걸리는 Vcom_decay_peak_level은 일정하게 유지된다.

따라서, Vcom 왜곡으로 인한 그리니쉬(greenish), 크로스토크(Crosstalk) 불량은 해결된다.

이상의 실시예에는 공통전극선을 2개 형성한 경우에 대해서 설명하였으나, 3개를 형성할 수도 있음은 자명하다.

예를 들어 상기 공통전극선을 3개 형성할 경우, 공통전극선의 RC 딜레이는 다음의 수학식 7과 같이 표현할 수가 있다.

[수학식 7]

Vcom_RC=Vcom_R_tot×{(Cstorage_tot/3)+(Cdata_com_cross)}×Δd

상기 수학식 7을 앞의 수학식 6과 비교하여 보면, Cstorage_tot는 감소하게 되며, Cdata_com_cross는 공통배선의 증가로 인해 증가하게 된다.

그러나, Cstorage_tot 값이 Cdata_com_cross 대비 크게 형성이 되므로 전체 Vcom_RC는 1/3로 감소하게 된다.

이때, 커플링 신호 왜곡은 아래의 수학식 8과 같이 표현할 수 있다.

[수학식 8]

Vcom_decay_peak_level=(Cdata_com_cross/Cdot_total)×Δd

여기서, Cdot_total은 아래의 수학식 9와 같이 표현할 수 있다.

[수학식 9]

Cdot_total=(Cstorage_dot/3)×Clc_frange

이때, 상기 수학식 8은 수학식 2와 동일하지만, 수학식 9는 수학식 3과 비교할 경우, 1/3로 감소하게 되어 상기 수학식 8의 결과값은 상승하게 된다.

이와 같이, 일정값 이상의 스토리지 캐패시턴스가 형성될 때는 n개의 공통전극선으로 나누어서 스토리지 캐패시턴스를 결정하므로 각 공통전극선의 RC 딜레이 값을 최소화할 수 있다.

이상에서 본 발명의 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수가 있고, 상기 실시예들을 적절히 변형하여 동일하게 응용할 수가 있음이 명확하다. 따라서 상기 기재 내용은 하기의 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상 상술한 바와 같이, 본 발명의 FFS 모드 액정표시장치는 다음과 같은 효과가 있다.

화소의 크기 및 스토리지 용량과는 무관하게 공통전극 배선의 신호 왜곡으로 인해 발생되는 그리니쉬(Greenish) 및 크로스토크(Crosstalk) 현상을 공통전극선에 걸리는 전체 캐패시턴스의 감소를 통해 신호왜곡을 줄임으로써 화면품위를 개선시킬 수 있다.

도 1은 종래 기술에 따른 HAN Mode를 적용한 FFS-LCD를 설명하기 위한 단면도.

도 2는 종래 기술에 따른 FFS-LCD의 단위 화소를 나타낸 레이아웃도.

도 3은 FFS 모드를 도트 인버젼으로 구동할 경우, 특정 패턴(1 스킵 라인과 2 스킵 도트 패턴)에서의 게이트 라인별 극성을 나타낸 도면.

도 4는 종래 기술에 따른 공통전극선의 RC 딜레이를 설명하기 위한 등가회로도.

도 5는 본 발명의 일실시예에 따른 프린지 필드 스위칭 모드 액정표시장치의 단위 화소를 나타낸 레이아웃도.

도 6은 본 발명의 일실시예에 따른 프린지 필드 스위칭 모드 액정표시장치의 공통전극선의 RC 딜레이를 설명하기 위한 등가회로도.

*도면의 주요부분에 대한 부호의 설명*

100 : 게이트 버스 라인 200 : 데이터 버스 라인

300 : 화소전극 400a, 400b : 제 1, 제 2 공통전극선

500a, 500b : 제 1, 제 2 대향전극

Claims

하부기판 위에 투명 대향전극이 형성되고, 공통전극선이 상기 대향전극과 연결된 FFS 모드 액정표시장치에 있어서,

게이트 버스 라인과 데이터 버스 라인에 의해 정의되는 단위 화소영역에 복수의 공통전극선을 형성하여 스토리지 캐패시턴스의 분리하는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치.
제 1 항에 있어서, 상기 복수의 공통전극선 중 적어도 어느 하나에 상기 대향전극을 연결하여 슬릿 형태로 형성되는 화소전극과 스토리지 캐패시턴스를 형성하는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치.
제 2 항에 있어서, 상기 복수의 공통전극선은 상기 화소전극과 동일한 형태 및 방향으로 형성하는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치.
제 1 항 또는 제 2 항에 있어서, 상기 대향전극은 상기 화소전극의 형태와 동일하게 형성하는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치.
제 1 항 또는 제 2 항에 있어서, 상기 대향전극은 불투과전도막으로 형성하는 것을 포함함을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치.
상호 교차 배치되어 단위 화소영역을 정의하는 게이트 버스 라인 및 데이터 버스 라인;

상기 게이트 버스 라인과 데이터 버스 라인의 교차 부위에 형성된 박막트랜지스터;

상기 화소영역에 형성된 슬릿 형태의 화소전극;

상기 화소영역 내에서 상기 게이트 버스 라인과 동일 방향으로 형성된 복수의 공통전극선; 및

상기 화소영역 내에 형성되며, 상기 화소전극과 스토리지 캐패시턴스를 형성하는 상기 공통전극의 수에 상응하는 대향전극들을 포함하여 구성되는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치.