KR20050081404A

KR20050081404A - 양극과 음극사이에 바이패스 트랜지스터가 구비된유기발광소자 및 그 제조 방법

Info

Publication number: KR20050081404A
Application number: KR1020040009625A
Authority: KR
Inventors: 김무겸; 김상열
Original assignee: 삼성에스디아이 주식회사
Priority date: 2004-02-13
Filing date: 2004-02-13
Publication date: 2005-08-19
Also published as: US20050179375A1; JP2005227781A; CN100423301C; US7309958B2; KR100634502B1; JP4624123B2; CN1670976A

Abstract

양극과 음극사이에 바이패스 트랜지스터를 구비하는 유기발광소자 및 그 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 기판, 상기 기판 상에 주어진 간격으로 이격된 음극층 및 양극층, 상기 음극층 상에 순차적으로 적층된 전자 수송층 및 발광층, 상기 음극층 및 양극층사이에 구비되어 상기 음극층과 상기 양극층사이에 흐르는 전류를 조절하는 전류 조절수단, 상기 발광층과 상기 양극층을 연결하고, 상기 전류 조절 수단과 이격된 홀 수송층, 상기 홀 수송층 상에 형성된 보호층, 상기 음극층 상에 적층된 상기 적층물들의 바깥면과 접촉되어 있고, 상기 보호층과는 밀봉 접착된 제1 절연층, 상기 전류 조절수단 중 외부 전압이 인가되는 부분을 둘러싸는 제2 절연층 및 상기 양극층 바깥의 상기 기판 상에 구비되어 있고, 상기 양극층의 적어도 바깥 측면과 접촉되며, 상기 보호층과 밀봉 접촉된 제3 절연층을 포함하는 것을 특징으로 하는 발광소자를 제공한다.

Description

양극과 음극사이에 바이패스 트랜지스터가 구비된 유기발광소자 및 그 제조 방법{Organic light emitting device comprising bypass transistor between cathode and anode and method of manufacturing the same}

1. 발명의 분야

본 발명은 발광소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 양극과 음극사이에 바이패스 트랜지스터가 구비된 유기발광소자 및 그 제조 방법에 관한 것이다.

2. 관련 기술의 설명

유기발광소자는 광이 방출되는 방향에 따라 하부로 방출되는 하부 방출(bottom emission)형과 상부로 방출되는 상부 방출(top emission)형으로 구분할 수 있다.

발광 효율면에서 상부 방출구조를 갖는 유기발광소자가 하부 방출구조를 갖는 유기발광소자보다 우수하고, 이러한 이유로 상부 방출구조를 갖는 유기발광소자가 실제 디스플레이에 널리 사용되고 있다.

유기발광소자를 구동시키기 위해서는 MOSFET 또는 TFT와 같은 구동소자가 필요한데, 현재까지 소개된 유기발광소자(이하, 종래의 유기발광소자)의 경우, 적어도 3개의 MOSFET 또는 TFT가 사용된다. 더욱이 이러한 트랜지스터들과 유기발광소자는 각각 독립적으로 형성된다. 예컨대, 상기 트랜지스터들이 먼저 완전히 형성된 후, 상기 트랜지스터들 위쪽에 유기발광소자가 별도 형성된다.

이와 같이 종래 기술에 의한 유기발광소자는 구동을 위해 적어도 3개의 MOSFET 또는 TFT가 필요하므로, 넓은 공간을 점유하는 문제와 소비 전력이 증가하는 문제를 갖고 있다. 또한, 트랜지스터와 유기발광소자를 별개로 형성해야하므로, 많은 공정 시간이 소요되어 생산성이 낮아질 수 있다. 또한, 단위 공정수가 많아져서 수율이 낮아질 수 있다.

일반적으로 주기적인 신호를 주어 유기발광소자를 구동하는 과정에서 신호가 갑자기 커지는 오버 슈트(over shoot) 문제가 나타날 수 있는데, 종래의 유기발광소자의 경우, 이 문제를 회로적인 방법으로 해결할 수 있을 것이다. 그러나 이 경우, 더 많은 트랜지스터가 필요하므로, 종래 기술에 의한 유기발광소자에서 단위 셀이 차지하는 영역은 더욱 증가하게 된다.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 공간 활용은 극대화하면서 공정시간을 줄여 생산성은 높일 수 있고, 오버 슈트 문제를 개선하면서 단위 셀 영역은 줄일 수 있는 유기발광소자를 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제를 이러한 유기발광소자의 제조 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판 상에 주어진 간격으로 이격된 음극층 및 양극층, 상기 음극층 상에 순차적으로 적층된 전자 수송층 및 발광층, 상기 음극층 및 양극층사이에 구비되어 상기 음극층과 상기 양극층사이에 흐르는 전류를 조절하는 전류 조절수단, 상기 발광층과 상기 양극층을 연결하고, 상기 전류 조절 수단과 이격된 홀 수송층, 상기 홀 수송층 상에 형성된 보호층, 상기 음극층 상에 적층된 상기 적층물들의 바깥면과 접촉되어 있고, 상기 보호층과는 밀봉 접착된 제1 절연층, 상기 전류 조절수단 중 외부 전압이 인가되는 부분을 둘러싸는 제2 절연층 및 상기 양극층 바깥의 상기 기판 상에 구비되어 있고, 상기 양극층의 적어도 외측면과 접촉되며, 상기 보호층과 밀봉 접촉된 제3 절연층을 포함하는 것을 특징으로 하는 발광소자를 제공한다.

상기 양극층 바깥의 상기 기판 상에 상기 양극층과 이격된 금속층이 존재하고, 상기 양극층과 상기 금속층사이에 상기 양극층에 인가되는 전압을 스위칭하기 위한 스위칭 소자가 구비될 수 있다.

상기 전류 조절수단은 상기 양극층 및 상기 음극층을 연결하는 채널 및 상기 채널과 주어진 간격으로 이격된 제1 게이트를 포함하는 트랜지스터일 수 있다.

상기 스위칭 소자는 상기 양극층 및 상기 금속층을 연결하는 채널 및 상기 채널과 주어진 간격으로 이격된 제2 게이트를 포함하는 트랜지스터일 수 있다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 음극층 및 양극층을 이격되게 형성하는 제1 단계, 상기 음극층과 상기 양극층사이에 전류가 흐르는 제1 채널을 형성하는 제2 단계, 상기 음극층 및 상기 양극층 상에 상기 제1 채널을 덮고 상기 음극층 및 상기 양극층의 노출될 영역을 한정하는 절연층을 형성하는 제3 단계, 상기 채널을 덮는 상기 절연층 상에 제1 게이트를 형성하는 제4 단계, 상기 절연층 상에 상기 제1 게이트를 덮는 다른 절연층을 형성하는 제5 단계, 상기 절연층으로 한정된 상기 음극층의 노출된 영역에 전자 수송층 및 발광층을 순차적으로 형성하는 제6 단계, 상기 제1 게이트로부터 이격된 위치에 형성된 상기 다른 절연층 상에 또 다른 절연층을 형성하는 제7 단계 및 상기 발광층 상에 상기 양극층과 연결되도록 홀 수송층을 형성하고, 상기 홀 수송층의 전면에 상기 홀 수송층 둘레에 형성된 상기 절연층들과 밀봉 접촉되도록 보호층을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 발광소자의 제조 방법을 제공한다.

상기 제1 단계에서 상기 양극층과 이격된, 상기 기판의 소정 영역 상에 상기 양극층 및 상기 음극층과 함께 금속층을 더 형성할 수 있고, 상기 양극층과 상기 금속층사이에 제2 채널을 더 형성할 수 있다.

또한, 상기 제3 단계에서 상기 절연층 중에서 상기 양극층의 상기 제1 게이트와 이격된 영역 상에 형성된 부분을 상기 제2 채널을 덮도록 상기 금속층 상으로 확장할 수 있다. 그리고 상기 제4 단계에서 상기 제2 채널 상으로 확장된 상기 절연층 상에 제2 게이트를 더 형성할 수 있다.

상기 제1 및/또는 상기 제2 채널은 상기 기판에 도전성 불순물을 주입하여 형성한 도핑 영역 또는 상기 기판 상에 형성한 물질층일 수 있다. 상기 제1 채널의 경우, 상기 물질층은 반도체층, 자성체층 또는 유기 반도체층으로 형성할 수 있다.

상기 자성체층은 상기 기판 상에 하부전극, 하드 자성막, 터널링막, 소프트 자성막 및 상부전극을 순차적으로 적층하여 형성하되, 상기 하부 전극, 상기 하드 자성막, 상기 터널링막 및 상기 소프트 자성막의 측면과 상기 양극층사이에 제1 스페이서를 형성하고, 상기 하드 자성막, 상기 터널링막, 상기 소프트 자성막 및 상기 상부전극의 측면과 상기 음극층사이에 제2 스페이서를 형성하여 형성할 수 있다. 이때, 상기 소프트 자성막은 적어도 상기 제1 게이트에 인가되는 전압에 대해 선형 분극 특성을 나타내는 자성 물질로 형성할 수 있다.

본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 기판 상에 음극층 및 양극층을 이격되게 형성하는 제1 단계, 상기 음극층과 상기 양극층사이의 상기 기판 상에 제1 게이트를 형성하는 제2 단계, 상기 제1 게이트로부터 이격된 상기 음극층의 소정 영역 상에 절연층을 형성하고, 상기 제1 게이트가 덮이도록 상기 양극층과 상기 음극층사이를 상기 절연층으로 채우는 제3 단계, 상기 제1 게이트 상에 형성된 상기 절연층 상에 상기 양극층과 상기 음극층을 연결하는 제1 채널을 형성하는 제4 단계, 상기 제1 게이트와 이격된 상기 절연층 상에 다른 절연층을 형성하면서 상기 양극층과 상기 음극층 상에도 상기 제1 채널을 덮고 상기 양극층과 상기 음극층의 노출 영역을 한정하도록 상기 다른 절연층을 형성하는 제5 단계, 상기 음극층의 노출 영역 상에 전자 수송층 및 발광층을 순차적으로 형성하는 제6 단계, 상기 제1 게이트로부터 이격된 위치의 상기 다른 절연층 상에 또 다른 절연층을 형성하는 제7 단계 및 상기 발광층 상에 상기 양극층과 연결되도록 홀 수송층을 형성하고, 상기 홀 수송층의 전면에 상기 홀 수송층 둘레에 형성된 상기 절연층들과 밀봉 접촉되도록 보호층을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 발광소자의 제조 방법을 제공한다.

상기 제1 단계에서 상기 양극층과 이격된, 상기 기판의 소정 영역 상에 금속층을 더 형성할 수 있고, 상기 제2 단계에서 상기 양극층과 상기 금속층사이의 상기 기판 상에 제2 게이트를 더 형성할 수 있다. 그리고 상기 제3 단계에서 상기 제게이트를 덮도록 상기 양극층과 상기 금속층사이를 채울 수 있다. 또한, 상기 제단계에서 상기 제2 게이트 상에 형성된 상기 절연층 상에 제2 채널을 더 형성할 수 있고, 상기 제5 단계에서 상기 제2 채널을 덮도록 상기 다른 절연층을 형성할 수 있다.

상기 제1 채널은 반도체층, 자성체층 또는 유기 반도체층으로 형성할 수 있다. 여기서, 상기 자성체층은상기 기판 상에 하부전극, 하드 자성막, 터널링막, 소프트 자성막 및 상부전극을 순차적으로 적층하여 형성하되, 상기 하부 전극, 상기 하드 자성막, 상기 터널링막 및 상기 소프트 자성막의 상기 양극측 측면에 스페이서를 형성하여 형성할 수 있다. 이때, 상기 소프트 자성막은 적어도 상기 제1 게이트에 인가되는 전압에 대해 선형 분극 특성을 나타내는 자성 물질로 형성할 수 있다.

상기 제조 방법들의 제1 단계에서 상기 음극층에 저항영역을 형성할 수 있다.

이러한 본 발명을 이용하면, 유기발광소자와 관련된 구동소자를 2개 이하로 줄일 수 있으므로, 단위 셀의 부피를 줄일 수 있다. 그리고 상기 구동소자를 유기발광소자와 함께 형성하므로, 공정 수를 줄여 생산성 및 수율을 높일 수 있다. 또한, 유기발광소자의 구동과정에서 주기적인 신호가 갑자기 크게 주어지더라도 주어진 신호의 일부를 양극과 음극사이에 구비된 바이패스 트랜지스터를 통해 우회시킬 수 있으므로, 오버 슈터 문제를 개선할 수 있다.

이하, 본 발명의 실시예에 의한 유기발광소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

먼저, 본 발명의 실시예에 의한 유기발광소자에 대해 설명한다.

<제1 실시예>

도 1을 참조하면, 본 발명의 제1 실시예에 의한 유기발광소자(이하, 본 발명의 제1 유기발광소자)는 기판(20), 예를 들면 n형 실리콘 기판 상에 소정의 금속물질, 예를 들면 알루미늄(Al)으로 형성된 제1 내지 제3 금속층 패턴(28, 30, 32)을 구비한다. 제1 내지 제3 금속층 패턴(28, 30, 32)의 두께는 2,500∼3,000Å 정도이다. 제1 내지 제3 금속층 패턴(28, 30, 32)은 서로 주어진 간격으로 이격되어 있다. 제1 금속층 패턴(28)은 제2 및 제3 금속층 패턴(30, 32)에 비해 넓은 면적을 갖고 있다. 제1 금속층 패턴(28)은 음극으로, 제2 금속층 패턴(30)은 양극으로 사용된다. 그리고 제3 금속층 패턴(32)은 외부 전원과 연결된다. 기판(20)에 어드레스 라인(26)과 전원 공급라인(27)이 내재되어 있다. 두 라인들(26, 27)은 주어진 간격으로 분리되어 있다. 어드레스 라인(26)은 제2 금속층 패턴(30) 아래에 내재되어 있고, 전원 공급라인(27)은 제3 금속층 패턴(32) 바깥쪽으로 내재되어 있다. 어드레스 라인(26)과 전원 공급라인(27)은, 예를 들면 알루미늄 라인일 수 있는데, 이때 두께는 250nm 정도일 수 있다. 제1 금속층 패턴(28)과 제금속층 패턴(30)사이의 기판(20) 표층에 제1 도핑 영역(22)이 존재한다. 그리고 제2 금속층 패턴(30)과 제3 금속층 패턴(32)사이의 기판(20) 표층에 제2 도핑 영역(24)이 존재한다. 제1 및 제2 도핑 영역(22, 24)은 p형 도전성 불순물로 도핑된 것으로 트랜지스터의 채널영역으로 사용된다. 제1 금속층 패턴(28)의 소정 영역 상에 제1 절연층(34)의 소정의 높이로 구비되어 있다. 그리고 제1 및 제2 금속층 패턴(28, 30)사이는 제1 도핑 영역(22)의 전면을 덮는 제2 절연층(40)으로 채워져 있다. 제2 절연층(40)은 소정의 높이를 구비되어 있고, 제1 및 제2 금속층 패턴(28, 30)의 일부 영역 상으로 확장되어 있으나, 그 정도는 미미하다. 제2 절연층(40)에 제1 게이트(36)가 내재되어 있다. 제1 게이트(36)는 제1 도핑영역(22)에 근접되어 있다. 제1 게이트(36)와 제1 도핑영역(22)과 제1 및 제2 금속층 패턴(28, 30)은 제1 트랜지스터를 구성한다. 상기 제1 트랜지스터는 유기발광소자로 유입되는 전류의 양을 조절하기 위한 수단으로써, 양극인 제2 금속층 패턴(30)에서 음극인 제1 금속층 패턴(28)으로 흐르는 전류를 조절한다. 곧, 상기 제1 트랜지스터의 제1 게이트(36)에 인가되는 전압에 비례해서 제1 도핑영역(22)을 통해 제1 금속층 패턴(28)에 유입되는 전류의 양이 많아지거나 적어지게 된다.

제1 도핑 영역(22)을 통해 제1 금속층 패턴(28)에 유입되는 전류의 양이 많은 경우, 홀 수송층(50)을 경유해서 유기 발광층(48)으로 공급되는 전류의 양은 적어지므로, 유기 발광층(48)에서 방출되는 광의 양은 적어진다. 곧, 유기발광소자의 휘도는 낮아진다. 반대로 제1 도핑 영역(22)을 통해 제1 금속층 패턴(28)에 유입되는 전류의 양이 적은 경우, 홀 수송층(50)을 경유해서 유기 발광층(48)으로 공급되는 전류의 양은 많아지므로, 유기 발광층(48)에서 방출되는 광의 양이 많아져서 유기발광소자의 휘도는 높아진다.

이와 같이 상기 제1 트랜지스터의 제1 게이트(36)에 인가되는 전압에 따라 유기 발광층(48)에 공급되는 전류의 양이 조절되어 유기 발광층(48)으로부터 방출되는 광의 양이 달라지므로, 제1 게이트(36)에 인가되는 전압을 조절하여 유기발광소자의 휘도를 쉽게 조절할 수 있다.

계속해서, 제2 금속층 패턴(30)과 제3 금속층 패턴(32)사이는 제2 도핑영역(24)의 전면을 덮는 제3 절연층(42)으로 채워져 있다. 제3 절연층(42)은 제1 및 제절연층(34, 40)과 동일한 절연 물질, 예를 들면 실리콘 산화막(SiO2)으로 형성된 것이 바람직하나, 이와 다른 절연 물질, 예를 들면 질화막으로 형성된 것일 수 있고, 세 절연층(34, 40, 42) 모두 다른 절연 물질로 형성된 것일 수 있다. 제3 절연층(42)은 제2 및 제3 금속층 패턴(30, 32) 상으로 확장되어 있으나, 도면에서 볼 수 있듯이 확장된 정도는 미미하다. 제2 금속층 패턴(30) 상에서 제2 절연층(40)과 제3 절연층(42)은 주어진 간격으로 이격되어 있다. 제2 및 제3 금속층 패턴(30, )사이의 제3 절연층(42)에 제2 게이트(38)가 내재되어 있다. 제2 게이트(38)는 제2 도핑영역(24)에 근접된 것이 바람직하다. 제2 게이트(38)는 어드레스 라인(26)에 연결되어 있다. 제2 게이트(38)와 제2 도핑 영역(24)과 제2 및 제3 금속층 패턴(30, 32)은 제2 트랜지스터를 구성한다. 상기 제2 트랜지스터에 의해 유기발광소자의 구동 여부가 결정된다. 곧, 어드레스 라인(26)을 통해서 제2 게이트(38)에 전압이 인가되면, 전계에 의해 제2 도핑 영역(24)은 온(ON) 상태가 되어 제2 및 제3 금속층 패턴(30, 32)사이의 채널이 열리게 된다. 이 결과, 전원 공급라인(27)을 통해 제3 금속층 패턴(32)에 인가된 구동 전압에 의해 제1 화살표(A)로 나타낸 바와 같이 상기 제2 트랜지스터를 거쳐 제1 트랜지스터로 전류가 흐르게 된다. 이때, 상기 제1 트랜지스터의 제1 게이트(36)에 소정의 전압이 인가되어 있다면, 그 인가된 전압의 크기에 비례해서 상기 제1 트랜지스터에 인가된 전류 중 일부는 제3 화살표(A2)로 나타낸 바와 같이 제1 도핑 영역(22)을 통해서 음극인 제1 금속층 패턴(28)으로 바로 흐르고, 나머지는 제2 화살표(A2)로 나타낸 바와 같이 홀 수송층(50)을 통해서 유기 발광층(48)에 유입된다. 이때, 제1 도핑 영역(22)을 통해 제1 금속층 패턴(28)으로 흐르는 전류에 의한 전압 강하는 상기 제1 트랜지스터의 턴 온(turn on)을 위해 제1 게이트(36)에 인가되는 전압보다 작은 것이 바람직하다. 또한, 제1 도핑 영역(22)을 통해서 제1 금속층 패턴(28)으로 유입되는 전류와 홀 수송층(50)을 통해 유기 발광층(48)으로 유입되는 전류의 비를 적정 수순으로 맞추기 위해 제금속층 패턴(28)의 소정 영역에 저항 영역(R1, R2)을 구비할 수 있다. 저항 영역(R1, R2)에는 불순물이 도핑되어 있다.

다음, 제1 절연층(34)과 제2 절연층(40)사이의 제1 금속층 패턴(28)의 전면에 전자 수송층(44)과 유기 발광층(48)이 순차적으로 구비되어 있다. 전자 수송층(44)은 제1 금속층 패턴(28)에서 유기 발광층(48)으로 전자가 쉽게 유입될 수 있도록 적절한 일함수를 갖는 물질층인 것이 바람직하다. 전자 수송층(44)은 순차적으로 적층된 제1 및 제2 전자 수송층(44a, 44b)을 포함한다. 제1 전자 수송층(44a)은, 예를 들면 칼슘(Ca)층일 수 있고, 제2 전자 수송층(44b)은, 예를 들면 바륨 플루오르층(BaF2) 또는 리튬 플루오르층일 수 있다. 이 경우에 제1 전자 수송층(44a)의 두께는 5nm정도이고, 제전자 수송층(44b)은 2nm정도이다. 전자 수송층(44)은 단층일 수 있는데, 예를 들면 바륨(Ba)층일 수 있다. 유기 발광층(48)은 홀과 전자의 결합에 의해 광을 방출한다. 이때 상기 광은 유기 발광층(48) 위쪽으로 방출된다. 유기 발광층(48)의 두께는 80nm 정도이고, 녹색, 적색 혹은 청색광을 방출하는 저분자 형광층, 고분자 형광층 또는 인광층일 수 있다. 유기 발광층(48)은 제2 절연층(40)과 같은 높이로 구비되어 있다.

다음, 제1 절연층(34)과 제3 절연층(42)사이에 홀 수송층(50)과 보호층(52)이 순차적으로 구비되어 있다. 홀 수송층(50)의 두께는 50nm 정도이다. 홀 수송층(50)은 유기 발광층(48)의 전면과 접촉되어 있고, 제2 절연층(40)의 전면과 접촉되도록 확장되어 있으며, 제2 절연층(40)과 제3 절연층(42)사이의 제2 금속층 패턴(30) 전면과 접촉되어 있다. 홀 수송층(50)의 일함수는 제2 금속층 패턴(24b)의 일함수와 유사하기 때문에, 홀은 쉽게 주입될 수 있다. 하지만, 홀은 유기 발광층(48)의 전면으로 수송되어야 하므로, 홀 수송층(50)은 가능한 전도성이 우수한 물질로 된 것이 바람직하다. 보호층(52)은 그 아래에 형성된 적층물을 외부의 불순물, 특히 수분으로부터 보호하기 위한 수단의 하나이다. 따라서 보호층(52)과 동등한 역할을 하는 다른 형태의 보호 수단이 있을 수 있다. 보호층(52)은 홀 수송층(50)의 노출된 전면과 밀착되어 있고, 둘레는 제1 및 제3 절연층(34, 42)과 밀봉되어 있다. 이러한 보호층(52)은 유리층 또는 얇은 박막, 예를 들면 금막(Au)일 수 있다. 또한, 보호층(52)과 제1 및 제3 절연층(34, 42)은 소정의 밀봉재, 예를 들면 자외선 수지(UV resin)로 밀봉될 수 있다.

도 1 내지 도 3에서 제1 내지 제3 절연층(34, 40, 42)이 단층인 것으로 도시되어 있으나, 각 층은 동질의 혹은 이질의 복수의 절연층을 포함할 수 있다.

<제2 실시예>

트랜지스터의 채널이 기판의 표층이 아니라 기판 상에 형성된 것에 특징이 있다.

하기 설명된 본 발명의 제2 실시예에 의한 유기발광소자(이하, 본 발명의 제유기발광소자)의 부재들 중에서 상기 본 발명의 제1 유기발광소자의 부재와 동일한 부재에 대해서는 상기 본 발명의 제1 유기발광소자의 설명에서 언급한 참조번호(혹은 부호)를 그대로 사용한다.

도 2를 참조하면, 본 발명의 제2 유기발광소자는 상술한 본 발명의 제1 유기발광소자와 대부분 동일하나, 제1 및 제2 금속층 패턴(28, 30)사이의 기판(20) 상에 제1 채널층(60)을 구비하고, 제2 및 제3 금속층 패턴(30, 32)사이의 기판(20) 상에 제2 채널층(62)을 구비한다. 제1 및 제2 채널층(60, 62)의 역할은 도 1에 도시한 본 발명의 제1 유기발광소자의 제1 및 제2 도핑 영역(22, 24)의 역할과 동일하다. 제1 채널층(60)과 제1 및 제2 금속층 패턴(28, 30)과 제1 게이트(36)는 제3 트랜지스터(T3)를 구성한다. 그리고 제2 채널층(62)과 제2 및 제3 금속층 패턴(30, )과 제2 게이트(38)는 제4 트랜지스터(T4)를 구성한다. 제3 및 제4 트랜지스터(T3, T4)는 상기 본 발명의 제1 유기발광소자의 제1 및 제2 트랜지스터(T1, T2)동등한 역할을 한다. 제3 트랜지스터(T3)의 제1 채널층(60)은 도핑된 반도체층, 자성체층 또는 펜타신(pentacene) 등과 같은 유기 반도체층일 수 있다. 제1 채널층(60)이 자성체층인 경우, 제1 채널층(60)은 도 3에 도시한 바와 같이 기판(20) 상에 적층되고 제1 금속층 패턴(28)에 접촉된 하부전극(60a), 하부전극(60a) 상에 구비된 하드 자성막(60b), 하드 자성막(60b) 상에 구비된 터널링막(60c), 터널링막(60c) 상에 구비된 소프트 자성막(60d), 소프트 자성막(60d) 상에 구비되어 있고 제2 금속층 패턴(30)과 접촉된 상부전극(60e)을 포함하고, 하부전극(60a), 하드 자성막(60b), 터널링막(60c) 및 소트프 자성막(60d)의 측면과 제2 금속층 패턴(30)사이에 구비된 제1 스페이서(S1)를 포함하며, 하드 자성막(60b), 터널링막(60c), 소프트 자성막(60d) 및 상부전극(60e)의 측면과 제1 금속층 패턴(28)사이에 구비된 제2 스페이서(S2)를 포함할 수 있다. 하드 자성막(60b)은 외부에서 인가되는 자기장과 무관하게 스핀이 고정된 자성 물질막이다. 반면, 소프트 자성막(60d)은 외부에서 인가되는 자기장에 따라 스핀이 하드 자성막(60b)의 스핀과 동일한 방향 또는 반대 반향으로 정렬될 수 있는 자성 물질막이다. 소프트 자성막(60d)의 스핀이 하드 자성막(60b)의 스핀과 동일한 방향으로 정렬된 경우, 제1 채널층(60)의 저항은 최소가 되어 제1 채널층(60)을 통해 제1 금속층 패턴(28)에 유입되는 전류는 최대가 된다. 반대로, 소프트 자성막(60d)의 스핀이 하드 자성막(60b)의 스핀과 반대 반향으로 정렬된 경우, 제1 채널층(60)의 저항은 최대가 되어 제1 채널층(60)을 통해 제1 금속층 패턴(28)으로 흐르는 전류는 최소가 된다. 이러한 사실로부터 소프트 자성막(60d)의 스핀 중에서 하드 자성막(60b)의 스핀과 정렬 방향이 동일한 스핀의 비율이 많은 수록 제1 채널층(60)을 통해 제1 금속층 패턴(28)으로 흐르는 전류는 증가함을 알 수 있다.

한편, 상기 본 발명의 제1 유기발광소자에서 제1 도핑 영역(22)을 통해서 제금속층 패턴(28)으로 흐르는 전류가 제1 게이트(36)에 인가되는 전압에 비례하여 증가한 바와 같이, 제1 채널층(60)을 통해서 제1 금속층 패턴(28)으로 흐르는 전류 또한 제1 게이트(36)에 인가되는 전압에 비례하여 증가하는 것이 바람직하다. 그러므로 제1 채널층(60)이 상술한 바와 같은 자성체층인 경우, 소프트 자성막(60d)은 적어도 제1 게이트(36)에 인가되는 전압의 범위에서 선형의 분극 특성을 갖는 자성 물질막인 것이 바람직하다.

한편, 제2 채널층(62)도 제1 채널층(60)과 동등하게 구성할 수 있다.

<제3 실시예>

트랜지스터의 채널이 게이트 위쪽에 구비된 것에 특징이 있다. 그리고 상기 본 발명의 제2 유기발광소자에 대한 전제는 본 발명의 제3 실시예에 의한 유기발광소자(이하, 본 발명의 제3 유기발광소자)에도 그대로 적용된다.

도 4를 참조하면, 제1 및 제2 금속층 패턴(28, 30)사이의 기판(20) 상에 제3 게이트(66)가 존재한다. 제3 게이트(66)는 제1 및 제2 금속층 패턴(28, 30)과 접촉되지 않고, 본 발명의 제1 유기발광소자의 제1 게이트(36)와 동등한 역할을 한다. 제2 및 제3 금속층 패턴(30, 32)사이의 기판(20) 상에 제3 게이트(66)와 동등한 형태로 제4 게이트(68)가 존재한다. 제4 게이트(68)는 본 발명의 제1 유기발광소자의 제2 게이트(38)와 동등한 역할을 한다. 제1 및 제2 금속층 패턴(28, 30)과 제3 게이트(66)사이는 제3 게이트(66)를 덮는 제4 절연층(70)으로 채워져 있다. 제4 절연층(70)은 제1 및 제2 금속층 패턴(28, 30)과 동일한 높이로 평탄화된 것이 바람직하다. 제2 및 제3 금속층 패턴(30, 32)과 제4 게이트(68)사이는 제4 게이트(68)를 덮는 제5 절연층(72)으로 채워져 있다. 제5 절연층(72)은 제2 및 제3 금속층 패턴(30, 32)과 동일한 높이로 평탄화된 것이 바람직하다. 제4 및 제5 절연층(70, 72)은 SiO2와 같은 실리콘 산화물층일 수 있다. 이때, 제4 및 제5 절연층(70, 72)의 두께는 1,000∼1,500Å이다. 이와 같은 제4 절연층(70)과 제5 절연층(72) 상에 각각 제1 및 제2 금속층 패턴(28, 30)과 연결된 제3 채널층(74)과 제2 및 제3 금속층 패턴(30, 32)과 연결된 제4 채널층(76)이 구비되어 있다. 제3 채널층(74)은 상기 본 발명의 제2 유기발광소자의 제1 채널층(도 2의 60)과 동등한 역할을 하고, 제1 채널층(60)과 동일한 혹은 동등한 물질층일 수 있다. 마찬가지로 제4 채널층(76)은 제2 채널층(62)과 동등한 역할을 한다. 제3 채널층(74)과 제3 게이트(66)와 제1 및 제2 금속층 패턴(28, 30)은 제5 트랜지스터(T5)를 구성한다. 그리고 제4 채널층(76)과 제4 게이트(68)와 제2 및 제3 금속층 패턴(30, 32)은 제6 트랜지스터(T6)를 구성한다. 제5 및 제6 트랜지스터(T5, T6)는 각각 상기 본 발명의 제2 유기발광소자의 제3 및 제4 트랜지스터(T3, T4)와 동등한 역할을 한다.

한편, 제3 채널층(74)이 자성체층을 포함하는 경우, 제3 채널층(74)은 도 5에 도시한 바와 같은 구성을 가질 수 있다.

구체적으로, 도 5를 참조하면, 제3 채널층(74)은 제4 절연층(70)의 소정 영역 상에 순차적으로 적층된 하부전극(74a), 하드 자성막(74b), 터널링막(74c), 소프트 자성막(74d) 및 상부전극(74e)을 구비하고, 하부전극(74a), 하드 자성막(74b) 및 터널링막(74c)이 상부전극(74e)과 접촉되는 것을 방지하기 위한 스페이서(74f)를 구비한다. 스페이서(74f)는 하부전극(74a), 하드 자성막(74b) 및 터널링막(74c)으로 이루어지는 적층물(74g)의 측면과 상부전극(74e)의 적층물(74g)의 측면을 따라 확장된 부분사이에 구비되어 있다. 하부전극(74a)은 제1 금속층 패턴(28)에 연결되고, 상부전극(74e)의 상기 확장된 부분은 제2 금속층 패턴(30)에 연결된다.

다시 도 4를 참조하면, 제3 채널층(74)은 제6 절연층(78)으로 덮여 있고, 제채널층(76)은 제7 절연층(80)으로 덮여있다. 제6 절연층(78)으로 인해 제3 채널층(74)은 홀 수송층(50)을 비롯해서 전자 수송층(44) 및 유기 발광층(48)과 절연된다. 제4 절연층(76)은 제7 절연층(80)으로 인해 홀 수송층(50)과 절연된다. 본 발명의 제3 유기발광소자의 나머지 구성은 상기 본 발명의 제1 또는 제2 유기발광소자와 동일하다.

도 6은 상술한 본 발명의 제1 유기발광소자로 적색(R), 녹색(G) 및 청색(B) 화소를 구성한 경우의 평면을 보여준다. 도 1은 도 6을 1-1'방향으로 절개한 단면을 보인 것이다.

도 6을 참조하면, 제1 게이트(36)는 적색, 녹색 및 청색 화소별로 각 하나씩 분리되어 마련된 반면, 제2 게이트(38)는 한 개만 구비된 것을 알 수 있다. 이는 곧 제2 게이트(38)는 상기 세 화소에 공통으로 사용됨을 의미한다.

다음에는 상술한 본 발명의 실시예에 의한 유기발광소자의 특성을 검증하기 위해 본 발명자가 실시한 실험예를 설명한다.

상기 실험예에서 본 발명자는 상기 본 발명의 제1 유기발광소자와 동등한 형태로 실험용 유기발광소자를 만들었다. 따라서 본 실험예의 설명에 도 1에 도시한 유기발광소자를 참조한다.

본 발명자는 상기 실험용 유기발광소자에 서로 다른 구동 전압을 인가하고, 각 구동 전압에서 제1 게이트(36)에 인가되는 전압을 다르게 하여 상기 실험용 유기발광소자로 공급되는 전류 밀도의 변화와 상기 실험용 유기발광소자의 휘도 변화를 측정하였다.

도 7은 상기 측정의 결과를 보여준다. 도 7에서 참조도형 ■는 제1 게이트(36)에 바이어스 전압을 인가하지 않았을 때의 전류 밀도 및 휘도 변화를 보여준다.그리고 참조도형 ●, ▲ 및 ▼은 각각 제1 게이트(36)에 0.6V, 1.2V 및 1.8V의 컨트롤 전압을 인가하였을 때의 전류밀도 및 휘도 변화를 보여준다.

도 7을 참조하면, 어느 경우에서나 제3 금속층 패턴(32)에 인가된 구동 전압이 증가함에 따라 유기발광소자의 전류밀도 및 휘도는 증가하였으나, 제1 게이트(36)에 인가되는 컨트롤 전압이 커질 수록 양자의 증가율은 낮아졌다.

이러한 측정 결과는 제1 게이트(36)에 컨트롤 전압이 인가되면서 홀 수송층(50)을 통해서 공급되어야할 전류의 일부가 제1 도핑 영역(22)을 통해서 음극층인 제1 금속층 패턴(28)으로 직접 흐른 결과에 기인한다.

또한, 이러한 측정 결과는 본 발명의 유기발광소자의 경우, 제1 게이트(36)에 인가되는 전압을 조절함으로써, 휘도를 임의로 조절할 수 있음을 의미한다.

다음에는 본 발명의 제1 내지 제3 유기발광소자에 대한 제조 방법을 설명한다.

도 1, 도 2 및 도 4에 도시한 바와 같이, 본 발명의 제1 내지 제3 유기발광소자의 구성은 채널의 위치 및 구성만 다를 뿐, 크게 다르지 않다. 그러므로 본 발명의 제2 및 제3 유기발광소자의 제조 방법에 대한 설명은 하기된 본 발명의 제1 유기발광소자의 제조 방법에 대한 설명으로 갈음한다.

도 8을 참조하면, 본 발명의 제1 유기발광소자의 제조 방법은 먼저 기판(20)에 내재된 형태로 어드레스 라인(26) 및 전원 공급라인(27)을 형성한다. 기판(20)은, 예를 들면 n형 실리콘 기판을 사용할 수 있다.그리고 어드레스 라인(26) 및 전원 공급라인(27)은 소정의 도전성 라인, 예를 들면 알루미늄 라인으로 형성할 수 있다. 이때, 각 라인은 250nm 정도의 두께로 형성할 수 있다.

다음, 기판(20) 상에 금속층(미도시)를 형성한다. 상기 금속층은 2,500Å∼3,Å의 두께로 형성할 수 있다. 상기 금속층은, 예를 들면 알루미늄층으로 형성할 수 있다. 상기 금속층을 패터닝하여 상기 기판(20) 상에 주어진 간격으로 이격된 제1 내지 제3 금속층 패턴(28, 30,32)을 형성한다. 이때, 음극층으로 사용되는 제1 금속층 패턴(28)을 가장 넓게 형성한다. 제2 금속층 패턴(30)은 양극층으로 사용되고, 제3 금속층 패턴(32)은 전원 공급라인(27)과 연결된다.

다음, 제1 내지 제3 금속층 패턴(28, 30, 32)이 형성된 기판(20)의 전면에 소정의 도전성 불순물, 예를 들면 기판(20)에 주입된 불순물과 반대되는 타입의 불순물, 곧 n형 도전성 불순물을 이온 주입한다. 이때, 주입되는 불순물이 제1 내지 제3 금속층 패턴(28, 30, 32)을 투과하지 않는 것이 바람직하므로, 상기 이온 주입 에너지는 이를 고려하여 설정하는 것이 바람직하다. 상기 이온 주입에 의해 제1 및 제2 금속층 패턴(28, 30)사이의 기판(20)에 소정 깊이를 갖는 제1 도핑 영역(22)이 형성된다. 또한, 제2 및 제3 금속층 패턴(30, 32)사이의 기판(20)에 소정 깊이를 갖는 제2 도핑 영역(24)이 형성된다. 제1 내지 제3 금속층 패턴(28, 30, 32)은 제1 도핑 영역(22)이 어드레스 라인(26)의 좌측에 위치하고, 제2 도핑 영역(24)이 어드레스 라인(26)과 전원 공급라인(27)사이에 위치할 수 있도록 형성하는 것이 바람직하다.

다음, 제1 금속층 패턴(28)에 불순물을 주입하여 제1 및 제2 저항영역(R1, R2)을 형성한다. 제1 및 제2 저항영역(R1, R2)은 주어진 간격으로 형성한다. 제1 및 제2 저항영역(R1, R2)은 제2 금속층 패턴(30)에서 제1 도핑영역(22)을 경유해서 제1 금속층 패턴(28)으로 흐르는 전류와 후속 공정에서 형성될 홀 수송층을 경유해서 흐르는 전류의 비를 적절하게 유지하기 위한 것이다.

다음, 도 9에 도시한 바와 같이, 제1 금속층(28)의 소정 영역 상에 제8 절연층(90)을 형성한다. 동시에, 제1 및 제2 금속층 패턴(28, 30) 상으로 제1 도핑 영역(22)의 전면을 덮는 제9 절연층(92)을 형성하고, 제2 및 제3 금속층 패턴(30, ) 상으로 제2 도핑 영역(24)의 전면을 덮는 제10 절연층(94)을 형성한다. 제8 내지 제10 절연층(90, 92, 94)은 제8 내지 제10 절연층(90,92, 94)이 형성될 영역만 노출시키고 나머지 영역은 덮는 마스크를 이용하는 마스킹법으로 형성할 수 있다. 제8 및 제9 절연층(90, 92)은 제1 금속층 패턴(28)에서 유기 발광층이 위치할 영역을 한정한다. 그리고 제9 및 제10 절연층(92, 94)은 제2 금속층 패턴(30)의 노출 영역을 한정하는데, 후속 공정에서 홀 수송층은 제9 및 제10 절연층(92, 94)에 의해 한정된, 제2 금속층 패턴(30)의 노출 영역과 접촉된다. 제8 내지 제10 절연층(90, 92, 94)은, 예를 들면 실리콘 산화막으로 형성할 수 있다. 이 경우, 제8 내지 제10 절연층(90, 92, 94)은 1,000Å∼1,500Å 정도의 두께로 형성할 수 있다. 제1 내지 제3 금속층 패턴(28, 30, 32)에 비해 제8 내지 제10 절연층(90, 92, 94)의 두께는 얇다. 그러므로 제1 및 제2 금속층 패턴(28, 30)사이와 제2 및 제3 금속층 패턴(30, 32)사이에 각각 제9 및 제10 절연층(92, 94)을 형성하더라도 제1 내지 제3 금속층 패턴(28, 30, 32)과 기판(20)사이의 단차 프로화일은 그대로 유지된다. 이에 따라 제9 절연층(92)과 제10 절연층(94)의 표면 형태는 상기 단차 프로화일에 대응해서 오목하게 된다. 제9 및 제10 절연층(92, 94) 표면의 오목한 부분에는 각각 상기한 마스킹법을 이용하여 제1 게이트(36)와 제2 게이트(38)를 형성한다. 이후, 제1 및 제2 게이트(36, 38)의 형성에 사용된 마스크를 제거한다. 제1 및 제2 게이트(36, 38)가 형성됨으로써, 제1 게이트(36)와 제1 도핑영역(22)과 제1 및 제2 금속층 패턴(28, 30)을 포함하는 제1 트랜지스터(T1)가 형성되고, 제2 게이트(38)와 제2 도핑영역(24)과 제2 및 제3 금속층 패턴(30, 32)을 포함하는 제2 트랜지스터(T2)가 형성된다. 제1 트랜지스터(T1)는 양극으로 사용되는 제2 금속층 패턴(30)에서 음극으로 사용되는 제1 금속층 패턴(28)으로 흐르는 전류를 조절하는 수단으로 사용된다. 제2 트랜지스터(T2)는 스위칭 소자로써 제3 금속층 패턴(32)을 통해서 인가된 구동 전압이 제2 금속층 패턴(30)에 인가되는 것을 단속한다.

계속해서, 도 10에 도시한 바와 같이, 제8 절연층(90) 상에 제11 절연층(96)을 형성하고, 동시에 제9 절연층(92) 상에 제1 게이트(36)를 덮는 제12 절연층(98)을 형성하다. 또, 제10 절연층(94) 상에 제2 게이트(38)를 덮는 제13 절연층(100)을 형성한다. 제11 내지 제13 절연층(96, 98, 100)은 소정의 산화막, 예를 들면 실리콘 산화막으로 형성한다.

다음, 제8 및 제9 절연층(90, 92)사이의 제1 금속층 패턴(28) 상에 리프트 오프(lift off) 방식으로 전자 수송층(44)과 유기 발광층(48)을 순차적으로 형성한다. 전자 수송층(44)과 유기 발광층(48)은 제1 및 제12 절연층(96, 98)과 같은 높이로 형성한다. 전자 수송층(44)은 제1 및 제2 전자 수송층(44a, 44b)을 순차적으로 적층하여 형성한다. 제1 전자 수송층(44a)은, 예를 들면 칼슘(Ca)층으로 형성할 수 있는데, 5nm 정도로 형성할 수 있다. 제2 전자 수송층(44b)은, 예를 들면 바륨 플루오르(BaF2)층 또는 리튬 플루오르층(LiF)으로 형성할 수 있는데, 2nm 정도로 형성할 수 있다. 전자 수송층(44)은 단층으로 형성할 수 있는데, 예를 들면 바륨(Ba)층으로 형성할 수도 있다. 유기 발광층(48)은 녹색, 적색 혹은 청색광을 방출할 수 있는 소정의 형광물질층, 예를 들면 저분자 형광층, 고분자 형광층 또는 인광층으로 형성할 수 있다. 이때, 유기 발광층(48)은 80nm 정도의 두께로 형성할 수 있다.

다음, 도 11에 도시한 바와 같이, 제11 절연층(96) 상에 제14 절연층(102)을 형성하고, 제13 절연층(100) 상에 제15 절연층(104)을 형성한다. 제14 및 제15 절연층(102, 104)은 소정의 산화막, 예를 들면 실리콘 산화막으로 형성할 수 있다.

다음, 도 12에 도시한 바와 같이, 제14 절연층(102)과 제15 절연층(104)사이에 유기 발광층(48) 및 제12 절연층(98)의 노출된 전체면을 덮고 제2 금속층(30)과 접촉되는 홀 수송층(50)과, 이러한 홀 수송층(50)의 노출된 전체면과 밀착되고 제및 제15 절연층(102, 104)과 밀봉되도록 보호층(52)을 형성한다. 제2 금속층(30)으로부터 공급되는 홀(hole)은 홀 수송층(50)과 접촉된 유기 발광층(48)의 전체면으로 수송되어야 하므로, 홀 수송층(50)은 가능한 전도성이 우수한 물질로 형성하는 것이 바람직하다. 보호층(52)은 그 아래에 형성된 적층물을 외부의 불순물, 특히 수분으로부터 보호하기 위한 수단으로 사용되며, 1㎛ 정도의 실리콘 산화막으로 형성할 수 있다. 보호층(52)과 제14 및 제15 절연층(102, 104)사이는 자외선 수지(UV resin)와 같은 밀봉재를 사용하여 밀봉할 수 있다.

이렇게 해서, 도 1에 도시한 본 발명의 제1 유기발광소자가 형성된다.

도 1과 도 12의 비교를 통해서 제1 절연층(34)은 제8, 제11 및 제14 절연층으로 구성됨을 알 수 있다. 그리고 제2 절연층(40)은 제9 및 제12 절연층으로 구성됨을 알 수 있다. 또한, 제3 절연층(42)은 제10, 제13 및 제15 절연층(94, 100, )으로 구성됨을 알 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, FET로 도시한 제1 및 제2 트랜지스터(T1, T2) 대신, 박막 트랜지스터를 구비할 수도 있을 것이다. 또한, 전자 수송층(44) 및/또는 유기 발광층(48)을 상술한 바와 다르게 구성할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명에 의한 유기발광소자는 구동과 관련하여 2개 이하의 트랜지스터를 구비한다. 따라서 종래에 비해 단위 셀의 부피를 줄일 수 있고 소비 전력도 줄일 수 있다. 또한, 상기 트랜지스터와 유기발광소자를 별개로 형성하지 않고, 상기 유기발광소자를 형성하는 과정에서 상기 트랜지스터를 함께 형성한다. 그러므로 트랜지스터와 유기발광소자가 별개의 독립 공정으로 형성되는 종래에 비해 공정 수를 줄일 수 있다. 이에 따라 생산성 및 수율을 높일 수 있다. 또한, 본 발명에 의한 유기발광소자는 음극과 양극사이에 바이패스 트랜지스터를 구비한다. 상기 바이패스 트랜지스터는 유기발광소자의 구동과정에서 갑자기 큰 주기적인 신호가 주어지더라도 주어진 신호의 일부가 유기발광소자를 우회하여 흐르게 한다. 그러므로 본 발명의 유기발광소자를 이용할 경우, 종래에서 문제가 된 오버 슈터 문제를 개선할 수 있다.

도 1 본 발명의 제1 실시예에 의한 유기발광소자의 단면도이다.

도 2는 본 발명의 제2 실시예에 의한 유기발광소자의 단면도이다.

도 3은 도 2에 도시한 유기발광소자의 채널에 대한 확대도이다.

도 4는 본 발명의 제3 실시예에 의한 유기발광소자의 단면도이다.

도 5는 도 4에 도시한 유기발광소자의 채널에 대한 확대도이다.

도 6은 본 발명의 실시예에 의한 유기발광소자로 구성된 R,G,B 화소의 평면도이다.

도 7은 도 1, 도 2 또는 도 3에 도시한 유기발광소자에 대한 전류-전압-휘도 특성을 나타낸 그래프이다.

도 8 내지 12는 도 1에 도시한 유기발광소자의 제조 방법을 단계별로 나타낸 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

20:기판 22, 24:제1 및 제2 도핑영역

26:어드레스 라인 27:전원 공급라인

28, 30, 32:제1 내지 제3 금속층 패턴

34, 40, 42:제1 내지 제3 절연층 36, 38, 66, 68:제1 내지 제4 게이트

44:전자 수송층 48:유기 발광층

50:홀 수송층 52:보호층

60, 62, 74, 76:제1 내지 제4 채널 70, 72:제4 및 제5 절연층

78, 80:제6 및 제7 절연층 60a, 74a:하부전극

60b, 74b:하드 자성막 60c, 74c:터널링막

60d, 74d:소프트 자성막 60e, 74e:상부전극

74f:스페이서 74g:적층물

90, 92, 94, 96, 98, 100, 102, 104:제8 내지 제15 절연층

A:화살표 A1, A2:제1 및 제2 화살표

R1, R2:제1 및 제2 저항영역 S1, S2:제1 및 제2 스페이서

T1 내지 T6:제1 내지 제6 트랜지스터

Claims

기판;

상기 기판 상에 주어진 간격으로 이격된 음극층 및 양극층;

상기 음극층 상에 순차적으로 적층된 전자 수송층 및 발광층;

상기 음극층 및 양극층사이에 구비되어 상기 음극층과 상기 양극층사이에 흐르는 전류를 조절하는 전류 조절수단;

상기 발광층과 상기 양극층을 연결하고, 상기 전류 조절 수단과 이격된 홀 수송층;

상기 홀 수송층 상에 형성된 보호층;

상기 음극층 상에 적층된 상기 적층물들의 바깥면과 접촉되어 있고, 상기 보호층과는 밀봉 접착된 제1 절연층;

상기 전류 조절수단 중 외부 전압이 인가되는 부분을 둘러싸는 제2 절연층; 및

상기 양극층 바깥의 상기 기판 상에 구비되어 있고, 상기 양극층의 적어도 외측면과 접촉되며, 상기 보호층과 밀봉 접촉된 제3 절연층을 포함하는 것을 특징으로 하는 발광소자.
제 1 항에 있어서, 상기 양극층 바깥의 상기 기판 상에 상기 양극층과 이격된 금속층이 존재하고, 상기 양극층과 상기 금속층사이에 상기 양극층에 인가되는 전압을 스위칭하기 위한 스위칭 소자가 구비된 것을 특징으로 하는 발광소자.
제 1 항에 있어서, 상기 전류 조절수단은,

상기 양극층 및 상기 음극층을 연결하는 채널; 및

상기 채널과 주어진 간격으로 이격된 제1 게이트를 포함하는 트랜지스터인 것을 특징으로 하는 발광소자.
제 3 항에 있어서, 상기 채널은 상기 기판에 형성된 도핑 영역인 것을 특징으로 하는 발광소자.
제 3 항에 있어서, 상기 채널은 상기 기판 상에 형성된 물질층인 것을 특징으로 하는 발광소자.
제 5 항에 있어서, 상기 물질층은 반도체, 자성체 또는 유기 반도체층인 것을 특징으로 하는 발광소자.
제 6 항에 있어서, 상기 자성체층은,

순차적으로 적층된 하부전극, 하드 자성막, 터널링막, 소프트 자성막 및 상부전극을 포함하고,

상기 하부 전극, 상기 하드 자성막, 상기 터널링막 및 상기 소프트 자성막의 측면과 상기 양극층사이에 구비된 제1 스페이서와,

상기 하드 자성막, 상기 터널링막, 상기 소프트 자성막 및 상기 상부전극의 측면과 상기 음극층사이에 구비된 제2 스페이서를 포함하는 것을 특징으로 하는 발광소자.
제 1 항에 있어서, 상기 전자 수송층은 단층 또는 순차적으로 적층된 제1 및 제2 전자 수송층을 포함하는 복층인 것을 특징으로 하는 발광소자.
제 8 항에 있어서, 상기 제1 및 제2 전자 수송층은 각각 칼슘(Ca)층 및 바륨 플루오르층 또는 리튬 플루오르층인 것을 특징으로 하는 발광소자.
제 1 항에 있어서, 상기 발광층은 유기 발광층인 것을 특징으로 하는 발광소자.
제 10 항에 있어서, 상기 유기 발광층은 녹색, 적색 또는 청색광을 방출하는 저분자 형광층, 고분자 형광층 또는 인광층인 것을 특징으로 하는 발광소자.
제 1 항에 있어서, 상기 음극층에 저항영역이 형성된 것을 특징으로 하는 발광소자.
제 2 항에 있어서, 상기 스위칭 소자는 상기 양극층 및 상기 금속층을 연결하는 채널; 및

상기 채널과 주어진 간격으로 이격된 제2 게이트를 포함하는 트랜지스터인 것을 특징으로 하는 발광소자.
제 13 항에 있어서, 상기 채널은 상기 기판에 형성된 도핑 영역인 것을 특징으로 하는 발광소자.
제 13 항에 있어서, 상기 채널은 상기 기판 상에 형성된 물질층인 것을 특징으로 하는 발광소자.
제 3 항에 있어서, 상기 채널은 상기 제1 게이트 위쪽에 구비된 물질층인 것을 특징으로 하는 발광소자.
제 16 항에 있어서, 상기 물질층은 반도체, 자성체 또는 유기 반도체층인 것을 특징으로 하는 발광소자.
제 17 항에 있어서, 상기 자성체층은,

순차적으로 적층된 하부전극, 하드 자성막, 터널링막, 소프트 자성막 및 상부전극을 포함하고,

상기 하부전극, 상기 하드 자성막, 상기 터널링막 및 상기 소프트 자성막으로 된 적층물의 측면을 덮는 스페이서를 포함하는 것을 특징으로 하는 발광소자.
제 18 항에 있어서, 상기 소프트 자성막은 적어도 상기 제1 게이트에 인가되는 전압의 범위에서 선형의 분극 특성을 나타내는 자성막인 것을 특징으로 하는 발광소자.
기판 상에 음극층 및 양극층을 이격되게 형성하는 제1 단계;

상기 음극층과 상기 양극층사이에 전류가 흐르는 제1 채널을 형성하는 제2 단계;

상기 음극층 및 상기 양극층 상에 상기 제1 채널을 덮고 상기 음극층 및 상기 양극층의 노출될 영역을 한정하는 절연층을 형성하는 제3 단계;

상기 채널을 덮는 상기 절연층 상에 제1 게이트를 형성하는 제4 단계;

상기 절연층 상에 상기 제1 게이트를 덮는 다른 절연층을 형성하는 제5 단계;

상기 절연층으로 한정된 상기 음극층의 노출된 영역에 전자 수송층 및 발광층을 순차적으로 형성하는 제6 단계;

상기 제1 게이트로부터 이격된 위치에 형성된 상기 다른 절연층 상에 또 다른 절연층을 형성하는 제7 단계; 및

상기 발광층 상에 상기 양극층과 연결되도록 홀 수송층을 형성하고, 상기 홀 수송층의 전면에 상기 홀 수송층 둘레에 형성된 상기 절연층들과 밀봉 접촉되도록 보호층을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 발광소자의 제조 방법.
제 20 항에 있어서, 상기 제1 단계에서 상기 양극층과 이격된, 상기 기판의 소정 영역 상에 상기 양극층 및 상기 음극층과 함께 금속층을 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 21 항에 있어서, 상기 제2 단계에서 상기 양극층과 상기 금속층사이에 제채널을 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 22 항에 있어서, 상기 제3 단계에서 상기 절연층 중에서 상기 양극층의 상기 제1 게이트와 이격된 영역 상에 형성된 부분을 상기 제2 채널을 덮도록 상기 금속층 상으로 확장하는 것을 특징으로 하는 발광소자의 제조 방법.
제 23 항에 있어서, 상기 제4 단계에서 상기 제2 채널 상으로 확장된 상기 절연층 상에 제2 게이트를 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 20 항에 있어서, 상기 제1 채널은 상기 기판에 도전성 불순물을 주입하여 형성한 제1 도핑 영역인 것을 특징으로 하는 발광소자의 제조 방법.
제 20 항에 있어서, 상기 제1 채널은 상기 기판 상에 형성한 물질층인 것을 특징으로 하는 발광소자의 제조 방법.
제 26 항에 있어서, 상기 물질층은 반도체층, 자성체층 또는 유기 반도체층으로 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 22 항에 있어서, 상기 제2 채널은 상기 기판에 도전성 불순물을 주입하여 형성한 제2 도핑 영역인 것을 특징으로 하는 발광소자의 제조 방법.
제 22 항에 있어서, 상기 제2 채널은 상기 기판 상에 형성한 물질층인 것을 특징으로 하는 발광소자의 제조 방법.
제 27 항에 있어서, 상기 자성체층은,

상기 기판 상에 하부전극, 하드 자성막, 터널링막, 소프트 자성막 및 상부전극을 순차적으로 적층하여 형성하되,

상기 하부 전극, 상기 하드 자성막, 상기 터널링막 및 상기 소프트 자성막의 측면과 상기 양극층사이에 제1 스페이서를 형성하고,

상기 하드 자성막, 상기 터널링막, 상기 소프트 자성막 및 상기 상부전극의 측면과 상기 음극층사이에 제2 스페이서를 형성하는 것을 특징으로 하는 발광소자의 제조방법.
제 20 항에 있어서, 상기 발광층은 유기 발광층으로 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 20 항에 있어서, 상기 전자 수송층은 단층 또는 복층으로 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 30 항에 있어서, 상기 소프트 자성막은 적어도 상기 제1 게이트에 인가되는 전압에 대해 선형 분극 특성을 나타내는 자성 물질로 형성하는 것을 특징으로 하는 발광소자의 제조방법.
제 20 항에 있어서, 상기 제1 단계에서 상기 음극층에 저항영역을 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
기판 상에 음극층 및 양극층을 이격되게 형성하는 제1 단계;

상기 음극층과 상기 양극층사이의 상기 기판 상에 제1 게이트를 형성하는 제단계;

상기 제1 게이트로부터 이격된 상기 음극층의 소정 영역 상에 절연층을 형성하고, 상기 제1 게이트가 덮이도록 상기 양극층과 상기 음극층사이를 상기 절연층으로 채우는 제3 단계;

상기 제1 게이트 상에 형성된 상기 절연층 상에 상기 양극층과 상기 음극층을 연결하는 제1 채널을 형성하는 제4 단계;

상기 제1 게이트와 이격된 상기 절연층 상에 다른 절연층을 형성하면서 상기 양극층과 상기 음극층 상에도 상기 제1 채널을 덮고 상기 양극층과 상기 음극층의 노출 영역을 한정하도록 상기 다른 절연층을 형성하는 제5 단계;

상기 음극층의 노출 영역 상에 전자 수송층 및 발광층을 순차적으로 형성하는 제6 단계;

상기 제1 게이트로부터 이격된 위치의 상기 다른 절연층 상에 또 다른 절연층을 형성하는 제7 단계; 및

상기 발광층 상에 상기 양극층과 연결되도록 홀 수송층을 형성하고, 상기 홀 수송층의 전면에 상기 홀 수송층 둘레에 형성된 상기 절연층들과 밀봉 접촉되도록 보호층을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 발광소자의 제조 방법.
제 35 항에 있어서, 상기 제1 단계에서 상기 양극층과 이격된, 상기 기판의 소정 영역 상에 금속층을 더 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 36 항에 있어서, 상기 제2 단계에서 상기 양극층과 상기 금속층사이의 상기 기판 상에 제2 게이트를 더 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 37 항에 있어서, 상기 제3 단계에서 상기 제2 게이트를 덮도록 상기 양극층과 상기 금속층사이를 채우는 것을 특징으로 하는 발광소자의 제조 방법.
제 38 항에 있어서, 상기 제4 단계에서 상기 제2 게이트 상에 형성된 상기 절연층 상에 제2 채널을 더 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 39 항에 있어서, 상기 제5 단계에서 상기 제2 채널을 덮도록 상기 다른 절연층을 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 35 항에 있어서, 상기 제1 채널은 반도체층, 자성체층 또는 유기 반도체층으로 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 39 항에 있어서, 상기 제2 채널은 물질층인 것을 특징으로 하는 발광소자의 제조 방법.
제 41 항에 있어서, 상기 자성체층은,

상기 기판 상에 하부전극, 하드 자성막, 터널링막, 소프트 자성막 및 상부전극을 순차적으로 적층하여 형성하되,

상기 하부 전극, 상기 하드 자성막, 상기 터널링막 및 상기 소프트 자성막의 상기 양극측 측면에 스페이서를 형성하는 것을 특징으로 하는 발광소자의 제조방법.
제 35 항에 있어서, 상기 발광층은 유기 발광층으로 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 35 항에 있어서, 상기 전자 수송층은 단층 또는 복층으로 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
제 43 항에 있어서, 상기 소프트 자성막은 적어도 상기 제1 게이트에 인가되는 전압에 대해 선형 분극 특성을 나타내는 자성 물질로 형성하는 것을 특징으로 하는 발광소자의 제조방법.
제 35 항에 있어서, 상기 제1 단계에서 상기 음극층에 저항영역을 형성하는 것을 특징으로 하는 발광소자의 제조 방법.