KR20050081125A - Two-qbit quantum computing gate - Google Patents
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Abstract
본 발명은 두 양자비트 양자전산 게이트에 관한 것으로, 이와 같은 목적을 달성하기 위한 본 발명의 제조방법은 SOI(SOI: Silicon On Insulator)기판의 위층 실리콘층에 위에 소오스, 드레인과 수십 나노미터이하 선폭의 이중 양자점이 형성될 전도채널 및 이에 수직방향으로 수십 나노미터 간격으로 떨어져있는 측면게이트들을 형성하는 단계와, 양자점을 제외한 나머지 부분을 도핑하는 단계, 이후 게이트 산화막을 형성하는 단계, 전도채널에 이차원 전자개스층을 생성하는 제어게이트를 형성하는 단계 및 통상적인 금속화 공정을 포함하여 이루어진 것이다. 이러한 구조의 제조방법을 통해서 이루어진 소자의 핵심적인 동작에 있어서의 특징은 자기장 변화아래의 두개의 커플링된 양자점의 스핀으로 구성된 시스템내 각각의 양자점의 기저상태 및 스핀 고유상태들의 얽힘(entangled)현상 및 중첩 또는 불확정성 원리를 이용하여 원하는 바 양자전산을 수행할 수 있도록 고안된 소자이다.The present invention relates to two quantum bit quantum computational gates, and in order to achieve the above object, a method of the present invention provides a source, a drain and a line width of several tens of nanometers or less on an upper silicon layer of a silicon on insulator (SOI) substrate Forming a conducting channel to form a double quantum dot and side gates spaced apart by tens of nanometers in a vertical direction, doping the remaining portions except the quantum dots, and then forming a gate oxide film, and a two-dimensional conduction channel Forming a control gate for producing an electron gas layer and a conventional metallization process. A key feature of the device's core operation is the entangled phenomena of the ground states and spin intrinsic states of each quantum dot in a system consisting of spins of two coupled quantum dots under magnetic field changes. And a device designed to perform quantum computation as desired using the superposition or uncertainty principle.
Description
양자전산(Quantum computation)이란 양자역학계의 본질적 특징인 불확정성, 중첩, 얽힘(entanglement), 간섭 등을 이용하여 지금까지와는 근본적으로 다른 방식으로 정보를 처리하는 일련의 기술을 의미하는 것으로, 이는 반도체 소자의 크기가 점점 작아짐에 따라 미시계(微時界)에서 새로이 나타나는 이러한 특성들을 이용하여 도청이 전혀 불가능한 정보전달이라든지, 고전적인 컴퓨터, 즉 우리가 지금 사용하고 있는 컴퓨터로의 전산능력으로는 도저히 풀 수 없었던 문제를 해결하는 등 완전히 새로운 정보처리기술의 지평을 열 수 있다는 것을 의미한다.Quantum computation refers to a series of technologies that process information in a fundamentally different way by using uncertainty, overlap, entanglement, and interference, which are intrinsic features of quantum mechanics. As these sizes get smaller, these new features appear in microclocks, making it impossible to communicate information at all without eavesdropping, or to the computing power of a classic computer, the computer we are using now. It means opening up new horizons in information processing technology, such as solving problems that never existed.
현재 우리가 사용하고 있는 컴퓨터들의 작용은 그 수학적 이상모델인 튜링기계(Turing machine)로 기술할 수 있는데(A. Turing, Proc. Lond. Math. Soc. 42, 230(1937)) 여기서 행해지는 연산은 모두 비가역적이다. 비가역적인 연산은 필연적으로 열을 발생시킨다. 이러한 기술의 시초는 베네트(Bennett)(C. H. Bennett, IBM J. Res. Dev. 6, 525)가 1973년 비가역적인 튜링기계와 같은 연산을 수행할 수 있는 가역적 튜링기계를 제안한 뒤 , 베니오프(Benioff)는 시간가역성을 가지고 있는 양자계로 가역적 연산을 할 수 있음을 지적하였고, 리처드 파인만은 1982년 처음으로 양자컴퓨터의 개념을 도입하였다. 이후 구체적인 양자튜링기계 모델은 3년 후 덧취(Deutsch)에 의해 제안되었다. 그러나 양자전산이 결정적인 관심을 끌게 된 계기가 된 것은 1994년 벨연구소의 쇼(Shor)가 발표한 소인수분해 풀이법과 1997년의 핵자기공명에 의한 양자컴퓨터의 실제 구현이었다. 이 소인수분해 풀이법은 3년 후 같은 연구소의 그루버(Grover)에 의해 발표된 데이터 검색풀이법과 함께 전세계에서 쓰이고 있는 현대암호를 모두 깰 수 있는 잠재력을 가지고 있다. 이러한 쇼의 알고리즘과 버금가는 그루버의 데이터 검색풀이법은 N개의 데이터에서 1개를 찾아내는데 기존의 컴퓨터가 N/2번 정도의 시도를 요구하는데 반해 (N)1/2번 정도에 가능하다. 예를 들어 56비트로 되어있는 암호열쇠를 어렵게 소인수분해하지 않고 무작위로 찾아낸다고 하면 컴퓨터의 연산속도가 1 MIPS라고 할 때 기존의 컴퓨터로는 약 1000년이 걸리지만 양자컴퓨터로는 약 4분이 걸린다. 현재까지 대표적으로 연구되고 있는 방식으로는 핵자기공명법으로서, 핵자기공명 양자컴퓨터는 상대적으로 결맞춤(coherence)시간이 길고, 이미 온갖 실험기법이 개발되어 있기 때문에 다른 양자계를 이용한 방법들에 비해 구현이 유리하다. 하지만 집적이 불가능하다는 치명적인 결함을 가지고 있다. 최근 들어 양자점(quantum dot)[10], 공진기 양자전기역학(cavity QED)[11], 조셉슨 소자[12] 등을 이용한 방법 등이 제안되고 있다. 이에 대해 본 출원이 의도하는 발명이 속하는 기술은 양자연산에 있어서의 범용게이트구현에 필수적인 단일 양자비트 연산자와 더불어 조건부 NOT 이중 양자비트를 구현에 필요한 구조 및 이를 제작하는 방법을 제시하는데 있다. 또한 양자게이트의 구현에 있어서 현재 널리 범용되어지고 있는 CMOS기술을 사용함으로써 지금까지의 다른 핵자기공명법이라든가 여타의 방법에 비해 생산 공정의 획기적 변화 없이도 고집적 대량생산이 가능한 방법을 제시하고 있다.The behavior of the computers we are using can be described by the Turing machine, a mathematical ideal model (A. Turing, Proc. Lond. Math. Soc. 42 , 230 (1937)). Are all irreversible. An irreversible operation inevitably generates heat. The beginning of this technology was Bennioff after Bennett (CH Bennett, IBM J. Res. Dev. 6, 525) proposed a reversible Turing machine in 1973 that could perform operations like an irreversible Turing machine. ) Pointed out that reversible operations can be made with quantum systems that are time-reversible, and Richard Pineman introduced the concept of quantum computers for the first time in 1982. Since then, a specific quantum turing machine model was proposed by Deutsch three years later. But quantum computing became the decisive factor in the 1994 implementation of the prime factorization method, published by Bell's Sho in 1994, and the 1997 implementation of quantum computers by nuclear magnetic resonance. The prime factorization method has the potential to break all modern ciphers in use around the world, along with data retrieval solutions published by Grover of the same institute three years later. Similar to the show's algorithm, Gruber's data retrieval solution finds one in N data, which can be done in (N) 1/2 times as opposed to a conventional computer requiring N / 2 attempts. For example, if you find a 56-bit cryptographic key randomly without difficult factorization, it takes about 1000 years for a conventional computer but about 4 minutes for a quantum computer. Representatively researched method so far is nuclear magnetic resonance method, nuclear magnetic resonance quantum computer has a relatively long coherence time, and all kinds of experimental techniques have been developed, compared to other quantum methods. Implementation is advantageous. But it has a fatal flaw that it is impossible to integrate. Recently, a method using a quantum dot [10], a resonator cavity QED [11], a Josephson element [12], and the like have been proposed. To this end, the present invention intends to present a structure and a method for manufacturing a conditional NOT double quantum bit, as well as a single quantum bit operator essential for the general purpose gate implementation in quantum operation. In addition, by using CMOS technology, which is widely used in the implementation of quantum gates, this paper suggests a method capable of highly integrated mass production without a drastic change in the production process, compared to other nuclear magnetic resonance methods.
본 발명은 상기와 같은 기술적 요구에 대응하고 대용량, 초고속 양자병렬처리, 고집적의 두 양자비트 양자전산 게이트를 개발하기 위해서는 다음과 같은 기술적 성취가 필수적이다. CMOS공정과 전자빔 리소그래피법을 응용, 수십 나노미터폭의 전도채널 양쪽측면으로 수십 나노미터 간격과 수직방향의 측면게이트를 형성시키는 공정과, 양자점1 과 양자점2 내부의 전자들의 스핀을 독립적으로 조절하기 위해 요구되어지는 상층게이트를 전자빔 리소그래피법을 적용 계산되어진 적절한 간격으로 양자점과 이격시켜 형성하는 공정 과 전도채널에 국소적으로 형성될 양자점을 제외한 나머지 측면게이트 및 소오스 드레인을 선택적으로 도핑하는 적절한 매개변수 및 공정이 필수적으로 요구되어진다.According to the present invention, the following technical achievements are essential to meet the above technical requirements and to develop a high-capacity, ultra-fast quantum parallel processing, and highly integrated two quantum bit quantum gate. Applying CMOS process and electron beam lithography to form side gates in tens of nanometer intervals and vertical directions on both sides of a conducting channel of several tens of nanometers in width, and to independently control the spin of electrons in quantum dots 1 and 2 The process of forming the upper gate required by the electron beam lithography method and spaced apart from the quantum dots at appropriate intervals calculated, and the appropriate parameters for selectively doping the remaining side gate and source drain except the quantum dots to be locally formed in the conduction channel. And processes are necessary.
본 발명의 이중 양자비트 양자전산 게이트는 SOI(Silicon on Insulator)기판 위에 형성되며 본 소자의 구조는 기저가 되는 실리콘 기판(1)위 실리콘 이중산화막(2) 위의 위층 실리콘층에 소오스(3) 및 드레인(4)이 수십 나노 넓이의 전도채널(5)로 연결되어 있으며, 동일 평면상에 전도채널과 수직방향으로 측면게이트1과(6) 측면게이트2에(7) 인가된 음의 전기적 척력으로 전도채널에 양자점(8, 9)이 형성되어지며, 이후 게이트 산화막(10)을 통상적인 방법으로 형성한 후, 마지막으로 전도채널에 이차원 전자 개스층의 유발 및 제어를 담당하는 역활의 제어게이트(11)가 형성되면, 본 발명의 목적인 이중 양자비트 양자전산 게이트의 완성이 이루어진다.The double quantum bit quantum computational gate of the present invention is formed on a silicon on insulator (SOI) substrate, and the structure of the device is the source (3) on the upper silicon layer on the silicon double oxide film (2) on the underlying silicon substrate (1). And a negative electrical repulsive force applied to the side gates 1 and 6 and the side gates 2 and 7 in the direction perpendicular to the conductive channel on the same plane. Quantum dots (8, 9) are formed in the conduction channel, and then the gate oxide film (10) is formed in a conventional manner, and finally the control gate is responsible for inducing and controlling the two-dimensional electron gas layer in the conduction channel. When (11) is formed, the completion of the double quantum bit quantum gate which is the object of the present invention is achieved.
본 발명의 이중 양자비트 양자전산 게이트의 제조방법을 첨부된 도면을 참조하여 보다 자세히 설명하면 다음과 같다.A method of manufacturing a double quantum bit quantum gate of the present invention will be described in detail with reference to the accompanying drawings.
SOI 기판에서 이중 양자비트 양자전산 게이트 제작시 사용되는 부분은 적절한 두께의 위층실리콘으로서,The part used for fabricating double quantum bit quantum gate in SOI substrate is upper layer silicon of appropriate thickness.
먼저 전자선 직접 묘화(electron-beam direct writing)법으로 소오스(3), 드레인(4) 및 수 내지 수십 나노 넓이의 전도채널(5)에 대해 수십 나노 간격, 수직방향의 측면게이트1 및 측면게이트2를(6, 7) 패터닝한 후,First, by the electron-beam direct writing method, the side gates 1 and side gates 2 and 10 in the vertical direction with respect to the source 3, the drain 4, and the conduction channel 5 of several to several tens of nanometers wide. After patterning (6, 7)
반응성 이온 식각(RIE)을 이용해 나머지 위층실리콘을 모두 제거한다(도2).Reactive ion etching (RIE) is used to remove all remaining upper silicon (Figure 2).
이후 양자점(8, 9)이 형성되어지는 전도채널 중앙부분을 제외한 나머지 위층실리콘층을 도핑하기위해 네거티브 전자빔 레지스트 및 리소그래피법으로 전도채널 중앙부분을 패터닝 및 현상하여 도핑마스크로 사용, 적절한 매개 변수에 의한 도핑공정을 실시한다(도3),Subsequently, the doping mask is patterned and developed using a negative electron beam resist and lithography method to dope the remaining silicon layer except the center portion of the conductive channel where the quantum dots 8 and 9 are formed, and used as a doping mask. The doping process is performed (Fig. 3)
이후 절적한 두께 수 나노미터의 게이트 산화막(10) 적층공정을 실시한다,After that, the lamination process of the gate oxide film 10 having the appropriate thickness of several nanometers is performed.
상기공정 후 제어게이트(11)를 포토리소그래피법을 이용, 2개의 양자점을 덮을 만큼 충분한 크기로 패터닝한 후, 기타 적절한 방법에 의한 식각공정 및 금속화 공정을 실시한다,After the process, the control gate 11 is patterned to a size sufficient to cover two quantum dots by using a photolithography method, followed by etching and metallization by other suitable methods.
이후 통상적 CMOS공정이 이루어지면 본 이중 양자비트 양자전산 게이트의 완성이 이루어진다.(도1)After the conventional CMOS process is completed, the completion of the present double quantum bit quantum computation gate is achieved (Fig. 1).
본 이중 양자비트 양자전산 게이트가 완성되어짐으로써 기대 되는 효과는 첫째, 제조방식에 있어서 통상적인 CMOS공정에 준하기 때문에 기존 양자게이트 소자의 근본적이고도 현실적인 문제점으로 대두되고 있는 대규모 집적화가 가능하게될뿐만 아니라 멀티비트 연산이 가 한층 수월해져 쇼의 알고리즘에 의한 소인수 분해능력 및 구루버법에 의한 데이터 검색능력이 소위 신의 능력을 넘본다고 할 만큼 뛰어나다고 보고 되고 있으며, 이에 파생되는 각종 정보전달시 암호 분해 능력 때문에 이미 국가안보차원에서 선진국에서 대거 연구 되고 있는 실정이다. 따라서 본 이중 양자비트 양자전산 게이트의 실질적 구현은 본 발명의 효과의 차원을 넘어선 국가안보의 기로가 될 수 있다고 할 만큼 중요성을 갖는다.Firstly, the expected effects of the completion of the double quantum bit quantum computation gate are similar to those of the conventional CMOS process in the manufacturing method, thereby enabling not only large-scale integration that has emerged as a fundamental and practical problem of the existing quantum gate devices. It has been reported that multi-bit operation is much easier, and that the ability of prime factorization by Shaw's algorithm and data retrieval by Guru's method is superior to the so-called God's ability. It is already being studied in advanced countries in terms of national security. Therefore, the practical implementation of the present dual quantum bit quantum computation gate is important enough to be a crossroad of national security beyond the effect of the present invention.
도 1은 본 발명에 의한 두 양자비트 양자전산 게이트를 나타내 보인 사시도 이고,1 is a perspective view illustrating two quantum bit quantum gates according to the present invention;
도 2은 본 발명에 의한 두 양자비트 양자게이트 실리콘 나노소자의 실리콘 산화막공정이 완료된 후를 보인 사시도 이고,Figure 2 is a perspective view showing the completion of the silicon oxide film process of the two quantum bit quantum gate silicon nano device according to the present invention,
도 3은 본 발명에 의한 두 양자비트 양자게이트 실리콘 나노소자의 핵심이 되는 이중양자점을 개념적으로 나타낸 그림이다,3 is a diagram conceptually illustrating a double quantum dot that is the core of two quantum bit quantum gate silicon nano devices according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1: 실리콘 기판1: silicon substrate
2: 실리콘 산화막2: silicon oxide film
3: 소오스3: source
4: 드레인4: drain
5: 전도채널5: conduction channel
6: 측면게이트16: side gate 1
7: 측면게이트27: side gate 2
8: 양자점18: QD1
9: 양자점2 9: quantum dot 2
10: 게이트산화막10: gate oxide film
11: 제어게이트11: control gate
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100765962B1 (en) * | 2005-12-30 | 2007-10-11 | 서울시립대학교 산학협력단 | Fabrication method of In-plane-gate Quantum Dot Transistor |
KR100884525B1 (en) * | 2007-09-19 | 2009-02-18 | 한국표준과학연구원 | Single electron transistor for spin quibit dection and fabrication method thereof |
KR101043132B1 (en) * | 2006-10-10 | 2011-06-20 | 충북대학교 산학협력단 | Fabrication Method of Multiple-Valued NOR, NAND Logic Circuits, Using the Single-electron Transistor |
KR101050875B1 (en) * | 2005-09-23 | 2011-07-20 | 충북대학교 산학협력단 | Manufacturing method of single electron nano device and accordingly single electron nano device |
CN103718303A (en) * | 2011-08-22 | 2014-04-09 | 独立行政法人科学技术振兴机构 | Rectifying device, transistor, and rectifying method |
-
2004
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101050875B1 (en) * | 2005-09-23 | 2011-07-20 | 충북대학교 산학협력단 | Manufacturing method of single electron nano device and accordingly single electron nano device |
KR100765962B1 (en) * | 2005-12-30 | 2007-10-11 | 서울시립대학교 산학협력단 | Fabrication method of In-plane-gate Quantum Dot Transistor |
KR101043132B1 (en) * | 2006-10-10 | 2011-06-20 | 충북대학교 산학협력단 | Fabrication Method of Multiple-Valued NOR, NAND Logic Circuits, Using the Single-electron Transistor |
KR100884525B1 (en) * | 2007-09-19 | 2009-02-18 | 한국표준과학연구원 | Single electron transistor for spin quibit dection and fabrication method thereof |
CN103718303A (en) * | 2011-08-22 | 2014-04-09 | 独立行政法人科学技术振兴机构 | Rectifying device, transistor, and rectifying method |
US20140166985A1 (en) * | 2011-08-22 | 2014-06-19 | Japan Science And Technology Agency | Rectifying device, transistor, and rectifying method |
CN103718303B (en) * | 2011-08-22 | 2015-05-20 | 独立行政法人科学技术振兴机构 | Rectifying device, transistor, and rectifying method |
US9450176B2 (en) | 2011-08-22 | 2016-09-20 | Japan Science And Technology Agency | Rectifying device, transistor, and rectifying method |
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