KR100884525B1 - Single electron transistor for spin quibit dection and fabrication method thereof - Google Patents
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Abstract
Description
본 발명은 스핀 큐빗 감지용 단전자 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 커플링된 이중 양자점 내에 있는 2개의 전자의 자기장 변화에 따른 전하 분포(기저 상태 및 들뜬 상태)를 통해 간접적으로 이중 양자비트 양자 전산 로직 게이트의 동작에 핵심이 되는 양자 비트 변화를 감지할 수 있는 스핀 큐빗 감지용 단전자 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single-electron transistor for spin qubit sensing and a method of manufacturing the same, and indirectly through double quantum bits through charge distribution (base state and excited state) according to the change in the magnetic field of two electrons in a coupled double quantum dot The present invention relates to a single-electron transistor for spin qubit sensing and a method of manufacturing the same, capable of sensing quantum bit changes that are key to the operation of a quantum computational logic gate.
일반적으로 현재 사용하고 있는 컴퓨터와 같은 연산기는 이진법을 이용하여 연산을 하고 있다. 즉, 가장 기본적인 정보 단위인 1비트를 가지고 물리적 관점에서 살펴보면, 종래의 로직 연산은 2개의 논리값인 예스와 노, 참과 거짓 또는 0과 1로 구분하여 로직과 연산을 수행하게 된다.In general, computers such as computers that are currently used to operate using binary method. That is, from a physical point of view with 1 bit, which is the most basic information unit, conventional logic operations are divided into two logic values, yes and no, true and false, or 0 and 1 to perform logic and operations.
이러한 논리 연산은, 종래의 비가역적이던 연산 방법과 달리, 최근에 와서는 양자 정보 기술(Quantum Information Technology), 즉 양자역학 이론을 근간으로 새로운 형태의 양자 컴퓨터라고 하는 새로운 개념이 도입되고 있다.Unlike the conventional irreversible calculation method, such a logical operation has recently introduced a new concept called quantum information technology, that is, a new type of quantum computer based on quantum mechanics theory.
여기서, 양자 정보 기술이란 양자역학계의 특징인 불확정성과 중 첩(superposition)이나 간섭(inteference) 또는 얽힘(entanglement) 등을 이용하여 종래의 고전적인 논리 게이트와는 다른 정보 처리 방법을 의미한다.Here, quantum information technology refers to an information processing method that is different from the classical logic gate by using uncertainty, superposition, interference, or entanglement, which are characteristics of the quantum mechanical system.
이러한 양자정보기술은 양자정보전송(Quantum Communication)기술과 양자전산(Quantum Computing)기술로 구분할 수 있다. 특히 양자정보전송기술은 양자암호체계(Quantum Cryptography)와 양자원격이동(Quantum Teleportation)기술을 포함하며, 양자 전산기술은 양자 정보 처리의 최소 단위인 큐빗(qubit; quantum bit)과 양자 게이트로 구성되는 하드웨어와 양자 알고리즘으로 불리는 소프트웨어를 포함한다. Such quantum information technology can be classified into quantum communication technology and quantum computing technology. In particular, quantum information transmission technology includes quantum cryptography and quantum teleportation technology, and quantum computing technology includes a quantum bit and a quantum gate, which are the minimum units of quantum information processing. It includes hardware and software called quantum algorithms.
특히, 종래의 비트가 0과 1밖에 가질 수 없는 반면에, 양자 전산에서의 정보 처리 단위인 큐빗은 0과 1 그리고 그 중간값을 가질 수 있다. 이는 큐빗의 경우, 2개의 전자를 가지고 정보 처리를 하는데 있어서, 2개의 전자 상태가 겹쳐진 상태를 중간값으로 가질 수 있기 때문이다.In particular, while the conventional bits can have only 0 and 1, the qubit, which is an information processing unit in quantum computation, may have 0 and 1 and their intermediate values. This is because, in the case of qubits, in the information processing with two electrons, a state in which two electronic states overlap each other may be an intermediate value.
현재, 양자 물리학에서는 스핀이 1/2인 입자의 스핀 상태와 광자의 쏠림빛(polarization) 상태인 큐빗이 이용되고 있다. 특히, 스핀 상태의 큐빗은 반도체 소자의 크기가 점점 극소화됨에 따라 미시계(微時界)에서 새로이 나타나는 상기의 양자적 특성들을 이용하여 도청이 전혀 불가능한 정보의 전달이라든가, 종래의 범용 컴퓨터의 전산능력으로는 풀 수 없었던 다중 비트의 소인수 분해문제를 해결할 수 있는 양자 컴퓨터 등과 같이 반도체 소자로서 다양한 분야에서 응용되고 있다.Currently, in quantum physics, the spin state of a particle with a spin of 1/2 and a qubit, a polarization state of photons, are used. In particular, the qubit of the spin state is a transfer of information that is impossible to eavesdropping at all by using the quantum characteristics newly appearing in the clock as the size of the semiconductor device becomes smaller. It has been applied in various fields as a semiconductor device, such as a quantum computer that can solve the multi-factor prime factorization problem that could not be solved.
예를 들어, 56비트로 되어 있는 비밀 암호키를 무작위로 찾아낼 때 기존의 컴퓨터로는 약 1000년이 걸리지만 양자전산의 알고리듬을 이용하면 약 4분에 가능하다. 또한 양자컴퓨터는 그 자체가 양자역학계이므로 기존의 컴퓨터로는 불가능한 양자역학계의 모의 계산에 이용될 수 있고, 이는 신물질 합성이나 신약개발에 걸리는 시간과 돈을 현격히 줄일 수 있음을 의미한다. For example, it takes about 1000 years with a conventional computer to randomly find a 56-bit secret encryption key, but it takes about 4 minutes using a quantum algorithm. In addition, the quantum computer itself is a quantum mechanical system, so it can be used for simulation of the quantum mechanical system which is impossible with the existing computer, which means that the time and money required for the synthesis of new materials or the development of new drugs can be significantly reduced.
스핀 큐빗을 이용하여 높은 집적도라든가 고속 양자병렬 처리 등과 같은 효과를 얻기 위해서는, 이러한 스핀 큐빗을 감지할 수 있는 트랜지스터의 개발이 요구된다.In order to obtain effects such as high integration or high speed quantum parallel processing using spin qubits, development of a transistor capable of detecting such spin qubits is required.
이를 해결하기 위한 본 발명은,The present invention for solving this,
(a) 기판상에 형성된 이중 산화막의 윗층 산화막에 소스와 드레인 및 이것들을 연결시켜 주는 제1 및 제2양자점과, 그 일측에 형성된 적어도 3개의 제1~제3게이트와, 그 반대 측면에 형성되어 상기 제1 및 제2양자점에 의해 형성되는 이중양자점 내의 큐빗을 감지하는 단전자 트랜지스터를 동일 평면상에 패터닝하는 단계;(a) first and second quantum dots connecting a source and a drain and these to an upper layer oxide film of a double oxide film formed on a substrate, at least three first to third gates formed on one side thereof, and opposite sides thereof; Patterning single-electron transistors on the same plane to sense qubits in the double quantum dots formed by the first and second quantum dots;
(b) 상기 패턴을 제외한 나머지 산화막을 식각 처리하는 단계;(b) etching the remaining oxide film except for the pattern;
(c) 상기 제1 및 제2양자점과 상기 단전자 트랜지스터의 제3양자점에 의해 형성되는 전도 채널에 도핑 마스크를 형성하고 나머지 부분을 도핑하는 단계;(c) forming a doping mask in the conductive channel formed by the first and second quantum dots and the third quantum dots of the single-electron transistor and doping the remaining portions;
(d) 상기 실리콘층의 윗면에 게이트 산화막을 형성하는 단계;(d) forming a gate oxide film on the top surface of the silicon layer;
(e) 상기 제1~3양자점을 덮을 수 있는 크기로 제어 게이트를 형성하고 나머지를 식각처리하는 단계; 및(e) forming a control gate to a size to cover the first to third quantum dots and etching the remaining portions; And
(f) 상기 기판의 금속 박막을 형성하기 위한 금속화 단계;를 포함하는 것을 특징으로 한다.(f) a metallization step for forming a metal thin film of the substrate.
또한, 제2게이트는 음의 전압을 인가받아 이중 양자점 간의 커플링 상수를 조절할 수 있도록 구성된 것을 특징으로 한다.In addition, the second gate may be configured to adjust a coupling constant between the double quantum dots by receiving a negative voltage.
또한, 단전자 트랜지스터는 상기 제1 및 제2 양자점 사이에 위치하도록 배치된 상기 제3양자점과, 상기 제3양자점을 중심으로 "V"자 형태로 연결된 소스 및 드레인과, 소스 및 드레인 사이에 위치하도록 형성된 측면 게이트를 포함하여 이루어진 것을 특징으로 한다.In addition, the single-electron transistor is positioned between the third quantum dot and the source and drain connected in a "V" shape around the third quantum dot disposed between the first and second quantum dots, and positioned between the source and drain It characterized in that it comprises a side gate formed to.
또한, 패터닝 단계(a)는 기판으로 절연막상(SOI) 기판을 이용하며, 전자빔 리소그래피법 또는 집속이온빔(FIB)으로 패턴을 형성하는 것을 특징으로 한다.In the patterning step (a), an insulating film (SOI) substrate is used as a substrate, and a pattern is formed by electron beam lithography or focused ion beam (FIB).
또한, 식각 처리 단계(b)는 반응성 이온 식각 처리 방법을 이용하여 패턴 외의 산화막을 제거하는 것을 특징으로 한다.In addition, the etching treatment step (b) is characterized in that to remove the oxide film other than the pattern by using a reactive ion etching treatment method.
또한, 도핑 단계(c)는 도핑 마스크로 네거티브 레지스트를 이용하는 것을 특징으로 한다.In addition, the doping step (c) is characterized by using a negative resist as the doping mask.
또한, 식각 단계(e)는 포토리소그래피법으로 패터닝하여 식각처리하는 것을 특징으로 한다.In addition, the etching step (e) is characterized in that the etching process by patterning by a photolithography method.
또한, 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법은 통상의 CMOS 단계(g)를 더 포함하여 이루어진 것을 특징으로 한다.In addition, the method for manufacturing a spin qubit sensing single-electron transistor according to the present invention is characterized in that it further comprises a conventional CMOS step (g).
한편, 본 발명에 따르는 스핀 큐빗 감지용 단전자 트랜지스터는 상술한 방법에 의해 제조되는 것을 특징으로 한다.Meanwhile, the single-electron transistor for spin qubit sensing according to the present invention is manufactured by the above-described method.
본 발명에 따르면 다음과 같은 효과가 있다.According to the present invention has the following effects.
1) 통상의 CMOS 단계에 준하여 스핀 큐빗 감지 단전자 트랜지스터를 제조하기 때 문에 양자 게이트 소자를 대규모로 집적화하는 것이 용이하다.1) It is easy to integrate the quantum gate element on a large scale because a spin qubit sense single-electron transistor is manufactured in accordance with the normal CMOS step.
2) 양자 컴퓨터의 연산 방식에 이용되는 양자게이트 연산의 대표적인 방식중 하나인 스핀 큐빗을 용이하게 감지할 수 있다.2) The spin qubit, which is one of the representative methods of the quantum gate operation used in the calculation method of the quantum computer, can be easily detected.
3) 다중 측면 게이트의 갯수와 배치에 대하여 유연성 및 확장성으로 다중 양자 비트의 연산이 한층 쉬워진다. 따라서 이를 바탕으로 쇼의 알고리즘에 의한 소인수 분해능력 및 구루버법에 의한 데이터 검색능력의 확장이 다른 종래의 연산구조에 비해 뛰어나다.3) The flexibility and scalability of the number and placement of multiple side gates makes it easier to compute multiple quantum bits. Therefore, based on this, the expansion of prime factorization by Shaw's algorithm and data retrieval by Guru's method is superior to other conventional computational structures.
4) 이에 파생되어지는 각종 정보 전달시 발생될 수 있는 보안 문제의 근본적인 해결 및 다중비트 암호 분해능을 높일 수 있게 된다.4) It is possible to fundamentally solve the security problem that may occur when transmitting various information derived from this and to increase the multi-bit encryption resolution.
이하, 첨부도면을 참조하여 본 발명에 따른 구성 및 작용에 대하여 설명하면 다음과 같다.Hereinafter, the configuration and operation according to the present invention with reference to the accompanying drawings.
여기서, 첨부도면은 본 발명에 따른 구성을 설명하기 위한 일예로서 하나의 큐빗이 형성된 기판의 일부만을 보여주는 도면이다.Here, the accompanying drawings are views showing only a part of the substrate on which one qubit is formed as an example for explaining the configuration according to the present invention.
본 발명에 따르는 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법은 먼저, 기판(100) 상에 패터능하는 단계(a)를 거치게 된다. 여기서, 기판(100)은 그 위에 이중으로 산화막이 형성된 절연막상(Silicon On Insulator, SOI) 기판을 이용하여 작동 속도가 빠를 뿐만 아니라 같은 작동 속도에 비하여 사용 전압을 낮출 수 있게 하는 것이 바람직하다.In the method of manufacturing a single-electrode transistor for spin qubit sensing according to the present invention, first, a step (a) of patterning is performed on the
또한, 본 발명의 바람직한 실시예에서는 패터닝 단계(a)를 시작하는 전처리 단계로서 기판(100)에 패턴을 형성시킬 수 있도록 통상의 정렬(align-key) 과정을 거치게 된다.In addition, in the preferred embodiment of the present invention, as a pretreatment step of starting the patterning step (a), a general alignment-key process is performed to form a pattern on the
패터닝 단계(a)는 상기 기판(100)의 이중 산화막(110)의 윗층 산화막에 패턴을 형성하게 된다. 이때 형성되는 패턴은, 도 1에서 도시한 바와 같이, 동일 평면 상에 형성된 소스(10)와 드레인(20) 그리고 다수의 게이트(30,31,32)와 단전자 트랜지스터를 포함한다.In the patterning step (a), a pattern is formed on the upper oxide layer of the
이를 좀 더 상세하게 설명하면, 소스(10)와 드레인(20)은 서로 마주보는 형태도 형성되고, 이때 이 소스(10)와 드레인(20)은 제1 및 제2양자점(QD1,Qd2)에 의해 전기적으로 서로 연결되어 있다.In more detail, the
제1~제3게이트(30~32)는 소스(10)와 드레인(20)이 형성된 일측 즉, 도 1에서는 하부에 형성된 예를 보여주고 있으나, 이는 게이트의 형성 위치를 설명하기 위한 것으로 상부에 형성하는 것도 가능하다.Although the first to
이때, 각 게이트(30~32)는 각 단부가 각각 2개의 양자점(QD1,QD2)에 의해 형성되는 전도 채널의 양단과 그 중앙에 위치하도록 형성하는 것이 바람직하다. 특히, 전도 채널의 중앙에 위치하도록 형성된 제2게이트(31)는 여기에 인가되는 음의 전압에 의해 이중 양자점간의 커플링 상수값을 임의로 조절할 수 있는 효과를 갖게 된다.In this case, each
한편, 게이트(30~32)가 형성된 위치와 반대되는 위치, 즉 도 1에서 소스(10)와 드레인(20)의 상부에는 전도 채널에서 생성된 미세한 전압 측정을 통해 큐빗을 감지하기 위한 단전자 트랜지스터가 형성된다.Meanwhile, a single-electron transistor for sensing a qubit through a minute voltage measurement generated in a conduction channel on the upper side of the
단전자 트랜지스터는 제3양자점(QD3)을 매개로 소스(40)와 드레인(41)이 전기적으로 연결되어 있다. 특히, 소스(40)와 드레인(41)은 "V"자 형태로 배치되도록 형성되며, 측면 게이트(42)는 소스(40)와 드레인(41) 사이에 위치하도록 형성된다.In the single-electron transistor, the
본 발명의 바람직한 실시예에서, 패터닝 단계(a)에서 형성되는 패턴은 전자선 직접 묘화법(electron-beam direct writing) 또는 접속이온빔(Focused Ion Beam, FIB) 방식을 통해 수~수십 나노 간격을 두고 동일 평면상에 형성하는 것이 바람직하다. 물론, 여기서, 각 패턴들의 간격과 폭 그리고 넓이는 임의로 조절할 수도 있다.In a preferred embodiment of the present invention, the pattern formed in the patterning step (a) is the same at intervals of several to several tens of nanometers through an electron-beam direct writing method or a focused ion beam (FIB) method. It is preferable to form on a plane. Of course, the spacing, width and width of each pattern may be arbitrarily adjusted.
그 다음 단계로서, 패터닝 단계(a)를 마치고 나게 되면, 패턴 형성을 위해 이중 산화막(110)의 윗면 실리콘을 식각하는 단계(b)를 거치게 된다. 이때의 패턴 형성을 위한 식각은 반응성 이온 식각(Reactive Ion Etching; RIE)을 이용하여 식각의 균일도를 높일 수 있게 하는 것이 바람직하다.As a next step, after the patterning step (a) is completed, the step (b) of etching the top surface silicon of the
이와 같이 식각 단계(b)를 끝내게 되면 도 1과 같은 패턴이 형성된 기판(100)을 얻게 된다.As such, when the etching step (b) is completed, the
도핑 단계(c)에서는 3개의 양자점(QD1~QD3)에 의해 형성되는 전도 채널을 제외한 부분을 도핑하기 위한 것으로, 도핑 마스크(50)를 전도 채널 상에 형성하게 된다. 이때, 도핑 마스크(50)는 네거티브 레지스트를 이용하여, 도핑 마스크(50)가 형성된 이외의 부분, 즉 전도 채널 부분을 제외한 나머지 부분에 대하여 도핑이 이루어질 수 있도록 하는 것이 바람직하다.In the doping step (c), the
도 2는 본 발명에 따르는 도핑 마스크(50)가 전도 채널 위에 형성된 예를 보여준다. 이와 같이 도핑 마스크(50)의 형성이 끝나게 되면, 통상의 도핑 공정을 통해, 이중 산화막(110)에서 패턴이 형성되지 않은 부분과 전도 채널을 제외한 부분에 대하여 도핑을 실시하게 된다.2 shows an example in which a
산화막 형성 단계(d)는 도핑단계 후에 이중 산화막(110)의 윗층 실린더 전체에 대하여 소정의 두께를 갖는 게이트 산화막(60)을 통상적인 방법에 의해 수행하게 된다. 도 3은 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법에 따른 게이트 산화막의 형성 상태를 보여주는 일부 사시도이다.In the oxide film forming step (d), after the doping step, the
식각 단계(e)는 상술한 산화막 형성 단계에서 형성된 산화막(60)의 일부를 식각하여 제어 게이트(61)를 형성하는 단계이다. 이때, 제어 게이트(61)는 상술한 3개의 양자점(QD1~QD3)을 모두 덮을 수 있는 충분한 크기, 즉 단전자 트랜지스터를 모두 포함하는 크기로 패터닝을 한 다음에 나머지 부분에 대해서 식각하여, 도 4에서 도시한 바와 같이 제어 게이트(61)를 형성한다.The etching step (e) is to form a
또한, 식각 단계(e)는 통상적인 포토리소그래피법을 적용하여 식각처리하는 것이 바람직하다.In addition, the etching step (e) is preferably etched by applying a conventional photolithography method.
마지막으로, 금속화 단계(f)를 통해 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 제조를 끝내게 된다. 여기서, 금속화란 금속공정은 집적 회로에서 소자와의 접촉(Ohmic,Schottky)이나 소자들 간의 상호 연결(interconnection), 칩과 외부 회로와의 연결의 세 가지 기능을 하는 금속 박막의 형성 공정을 의미한다.Finally, the metallization step (f) completes the manufacture of the single-electron transistor for spin qubit detection according to the present invention. Here, metallization refers to a process of forming a metal thin film which has three functions: contact with an element (Ohmic, Schottky), interconnection between elements, and connection between a chip and an external circuit in an integrated circuit. .
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이하, 첨부도면을 참조하여 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 작용에 대하여 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described the operation of the single-electron transistor for spin qubit detection according to the present invention.
우선, 소스(10)와 드레인(20)을 전기적으로 연결시켜 주는 2개의 양자점(QD1,QD2)을 커플링시켜 주기 위한 초기 작동 조건을 만들어 주게 된다.First, an initial operating condition for coupling two quantum dots QD1 and QD2 electrically connecting the
이를 위하여, 제1~제3게이트(30~32)에 각각 적절한 음의 전압을 인가하게 된다. 이어, 제어 게이트(61)에 양의 전압을 공급하여 2차원 전자 가스층을 전도 채널에 유발시킨 다음 제어 게이트(61)의 전압을 스캔하여 2개의 양자점(QD1,QD2) 내에 각각 1개의 전자가 위치하도록 한다. 또한, 제2게이트(31)에 음의 전압을 인가하게 되면, 그 세기에 따라 양자점간의 커플링 상수도 조절할 수 있다.To this end, an appropriate negative voltage is applied to each of the first to
이렇게 초기 조건을 만든 다음에 제어 게이트(61)의 전압을 2번째 쿨롱봉쇄구역에 고정시켜 2개의 양자점(QD1,QD2)에 각각 전자 1개씩만 구속되도록 조절한 다음에 여기에 외부 자기장을 변화시켜 주게 된다.After the initial condition is made, the voltage of the
이에 따라, 양자점내에 구속되어 커플링된 2개의 전자는 스핀 부분(spin part)이 자기장의 변화에 따라 달라진다. 종래에는 이러한 스핀 부분의 변화를 광학적으로 측정하는 방법이 알려져 있으나 이는 감지하는데에 어려움이 있다.Accordingly, the two electrons constrained and coupled within the quantum dot have a spin part that varies according to a change in the magnetic field. Conventionally, a method of optically measuring a change in the spin portion is known, but this is difficult to detect.
여기서, 커플링된 전자의 파동 함수의 특성을 살펴보면 다음과 같다.Here, the characteristics of the wave function of the coupled electrons are as follows.
일반적으로 2개의 전자는 자기력을 받게 되면 계의 스핀 상태가 파울리의 반대칭(anti-symmetric) 원리에 따라 도 5와 같이 타원 또는 중앙에 노드를 갖는 타원 형태로 변하게 된다. 즉, 커플링된 전자 2개의 이중 파동 함수는 스핀 부분(Spin Part)과 궤도 부분(Orbital Part)의 곱이 반대칭(anti-symmetric)의 특성을 보인다.In general, when two electrons are subjected to a magnetic force, the spin state of the system changes to an ellipse or an ellipse having a node in the center as shown in FIG. 5 according to Pauli's anti-symmetric principle. In other words, the double wave function of the coupled electrons exhibits an anti-symmetric characteristic of the spin part and the orbital part.
도 5는 커플링된 전자 2개의 스핀 상태가 스핀 단일항(spin singlet)에서 스핀 삼중항(spin triplet)으로 바뀌거나 그 반대인 경우의 보여준다. 즉, 파동함수의 궤도 부분을 도시한 도 5에서, 스핀 뒤얽힘(spin-entanglement)이 단일항(S1)인 경우는 궤도가 타원 형태로 이루어져서 중앙에 전자의 전하 분포가 집중되게 된다. 또한, 스핀 삼중항(T1)의 경우는 중앙 부분에 노드(Node)가 형성되고, 전자 분포는 각각의 전자 주변으로 분리되어 분포한다.5 shows a case where the spin state of two coupled electrons is changed from spin singlet to spin triplet or vice versa. That is, in FIG. 5 showing the orbital portion of the wave function, when the spin-entanglement is a single term (S1), the orbit is formed in an ellipse shape so that the charge distribution of electrons is concentrated in the center. In addition, in the case of the spin triplet T1, a node is formed at the center portion, and the electron distribution is separated and distributed around each electron.
본 발명에서는 이러한 커플링된 전자의 파동 함수의 특성에 따른 전하 분포가 상술한 바와 같이 달라지는데, 이때의 전하 분포에 따른 전압 변화를 제3양자점(QD3)을 포함하는 단전자 트랜지스터를 이용하여 이들 전하의 미세 변화를 감지함으로써, 전자 2개의 스핀의 고유 상태를 간접적으로 감지할 수 있게 되는 것이다.In the present invention, the charge distribution according to the characteristics of the wave function of the coupled electrons is changed as described above, and the change of voltage according to the charge distribution at this time is performed by using a single electron transistor including the third quantum point QD3. By detecting the micro-change of, it is possible to indirectly detect the intrinsic state of the two electron spins.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.Although the present invention has been described in connection with the above-mentioned preferred embodiments, it is possible to make various modifications or variations without departing from the spirit and scope of the invention. Accordingly, the appended claims will cover such modifications and variations as fall within the spirit of the invention.
도 1은 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법에 의해 형성된 패턴을 보여주는 일부 사시도.1 is a partial perspective view showing a pattern formed by the method of manufacturing a single electron transistor for spin qubit detection according to the present invention.
도 2는 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법에 의해 도핑 마스크가 형성된 예를 보여주는 일부 사시도.2 is a partial perspective view showing an example in which a doping mask is formed by a method of manufacturing a single-electrode transistor for spin qubit detection according to the present invention.
도 3은 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법에 따른 게이트 산화막의 형성 상태를 보여주는 일부 사시도.3 is a partial perspective view showing the formation state of the gate oxide film according to the manufacturing method of the single-electron transistor for spin qubit sensing in accordance with the present invention.
도 4는 본 발명에 따른 스핀 큐빗 감지용 단전자 트랜지스터의 제조 방법에 따라 제어 게이트가 형성된 상태를 보여주는 일부 사시도.4 is a partial perspective view showing a state in which a control gate is formed in accordance with the manufacturing method of the single-electron transistor for spin qubit detection according to the present invention.
도 5는 외부 자기장의 변화에 따라 스핀 상태에 따라 양자점의 변화할 수 있는 형태를 보여주기 위한 개념도.FIG. 5 is a conceptual diagram illustrating a form in which a quantum dot may change depending on a spin state according to a change in an external magnetic field. FIG.
<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10, 40 : 소스10, 40: source
20, 41 : 드레인20, 41: drain
30, 31, 32 : 게이트30, 31, 32: gate
42 : 측면 게이트42: side gate
50 : 도핑 마스크50: doping mask
60 : 게이트 산화막60: gate oxide film
61 : 제어 게이트61: control gate
100 : 기판100: substrate
110 : 실리콘층110: silicon layer
QD1, QD2, QD3 : 양자점QD1, QD2, QD3: Quantum Dots
S1 : 스핀 단일항S1: spin singlet
T1 : 스핀 삼중항T1: spin triplet
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KR20050081125A (en) * | 2004-02-11 | 2005-08-18 | 최중범 | Two-qbit quantum computing gate |
KR20060088797A (en) * | 2005-02-02 | 2006-08-07 | 최중범 | Spin qubit-based quantum computing logic gate |
KR20070034407A (en) * | 2005-09-23 | 2007-03-28 | 최중범 | Method of manufacturing electronic nano device |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040072454A (en) * | 2003-02-07 | 2004-08-18 | 대한민국(충북대학교 나노과학기술연구소) | Single Electron Spin Controllable Nanodevice |
KR20050081125A (en) * | 2004-02-11 | 2005-08-18 | 최중범 | Two-qbit quantum computing gate |
KR20060088797A (en) * | 2005-02-02 | 2006-08-07 | 최중범 | Spin qubit-based quantum computing logic gate |
KR20070034407A (en) * | 2005-09-23 | 2007-03-28 | 최중범 | Method of manufacturing electronic nano device |
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