KR20050078229A - 스트레인드 실리콘 웨이퍼 및 그 제조 방법 - Google Patents

스트레인드 실리콘 웨이퍼 및 그 제조 방법

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KR20050078229A
KR20050078229A KR1020050007938A KR20050007938A KR20050078229A KR 20050078229 A KR20050078229 A KR 20050078229A KR 1020050007938 A KR1020050007938 A KR 1020050007938A KR 20050007938 A KR20050007938 A KR 20050007938A KR 20050078229 A KR20050078229 A KR 20050078229A
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Abstract

본 발명의 스트레인드 실리콘 웨이퍼는 단결정 실리콘 기판 위에 형성되고, 계단식으로 점진적으로 증가되는 Ge 구성비를 가지는 그레이디드 SiGe층, 그레이디드 SiGe층 위에 형성되고, 그레이디드 SiGe층의 표면 위의 Ge 구성비와 거의 동등한 Ge 구성비를 가지는 SiGe 일정 혼합층 및 SiGe 일정 혼합층 위에 형성되는 스트레인드 Si층을 포함한다. 스트레인드 Si층의 두께는 15nm보다 작고, 스트레인드 Si층의 스레딩 전위 밀도는 1×103 cm-2 혹은 그 이하이다.

Description

스트레인드 실리콘 웨이퍼 및 그 제조 방법{Strained silicon wafer and manufacturing method for the same}
본 발명은 2004, 1, 30일자로 등록된 일본 특허 출원 No. 2004-024054호의 우선권을 주장한다.
본 발명은 SiGe층과 스트레인드 Si층이 실리콘 기판 위에 퇴적되는 스트레인드 실리콘웨이퍼 및 그 제조 방법에 관한 것이다.
최근, SiGe층이 단결정 실리콘 기판 위에 에피택셜하게 성장되고 스트레인드 Si층이 SiGe층의 상부에 에피택셜하게 성장되는 스트레인드 실리콘웨이퍼가 제안되어 왔다. 채널 영역으로서 스트레인드 Si층을 이용함으로써, 스트레인드 실리콘웨이퍼는 노멀 벌크(normal bulk)Si 웨이퍼를 이용하는 것만큼 빠른 두 배 또는 그 이상의 속도에서 케리어 이동을 가능하게 한다.
따라서, 스트레인드 실리콘웨이퍼는 빠른 MOSFET, MODFET 및 HEMT 등에 알맞다는 것은 알려져 있다.
상술한 SiGe층을 가지는 스트레인드 실리콘웨이퍼에서, 채널 영역으로서 스트레인드 Si층이 에피택셜하게 성장될 때, 스트레인드 Si층의 에피택셜 성장의 베이스 재료로서 공급하기 위해 실리콘 기판 위에 SiGe층을 성장하는 것이 요구된다.
그러나, Si와 SiGe 사이의 격자 상수의 차이 때문에, SiGe층이 실리콘 기판 위에 에피택셜하게 성장될 때 미스핏 전위(misfit dislocation)는 생긴다. 미스핏전위에 기인한 스레딩(threading) 전위는 고밀도에서 실리코 기판의 표면에 도달한다. 같은 전위는 SiGe층 위에 형성된 스트레인드 Si층에 이르기까지 고밀도에서 게속해서 존재한다.
스트레인드 Si층의 전위는 디바이스 소자를 형성할 때 접합누출전류를 크게 증가되도록 한다.
게다가, 스레딩 전위와 잔여 스트레인 에너지 때문에, 이른바 크로스해치라고 불리는 불규칙 파동이 스트레인드 Si층의 표면에 생긴다는 문제가 있다.
예를 들면, 일본 특허 심사 출원 No. JP-B-2792785호에서, 반도체 장치를 제조하는 방법은 약 25%/㎛ 또는 작은 농도 변화도에서 증가되는 Ge 성분을 가지는 경사 SiGe층이 850℃ 또는 더 높은 온도에서 단결정 실리콘 기판 위에 에피택셜하게 성장되고, 스트레인드 Si층은 100 내지 1000Å의 범위에서 바람직한 스트레인드 Si층의 두께로 경사 SiGe층 위에 에피택셜하게 성장된다.
또한, 일본 특허 심사 공보 No. JP-A-2002-118254호에서, 반도체 웨이퍼는 점진적으로 증가되는 Ge 구성비를 가지는 SiGe층의 계단형 SiGe층이 실리콘 기판위에 형성된다고 설명되었다. 이완된(relaxed) SiGe 일정 구성층과 일정한 Ge 구성비를 가지는 스트레인드 Si층은 계단형 SiGe층에 설치된다. 전위 밀도는 공정수를 증가함으로써 감소될 수 있다. 그러면, 계단형 SiGe층의 막 두께는 1.5㎛이고, relaxed SiGe 일정 구성층의 막 두께는 0.7에서 0.8㎛까지 변화하고, 스트레인드 Si층의 막 두께는 15에서 22까지 변화한다.
또한, 일본 특허 심사 공보 No.JP-A-2003-229360호에서, 반도체 기판 제조 방법이 설명되었다. 즉, 22 atomic% 혹은 그이상의 Ge 농도를 가지는 SiGe층이 SiGe층의 두께가 약 100 내지 500nm가 될 때까지 실리콘 기판 위에 증착된 후에, H+ 이온은 SiGe층에 주입되고, 실리콘기판과 SiGe층은 SiGe층을 이완시키기 위해 열적으로 어닐되고, 스트레인드 Si층의 두께가 약 5 내지 30nm가 될 때까지 스트레인드 Si층은 이완 SiGe층 위에 증착된다.
또한, 일본 특허 심사 공보 No. JP-A-2003-197544호에서, 반도체 기판은 임계 막 두께의 2배보다 더 얇은 막 두께를 가지는 SiGe층으로 공개되었다. 임계 막 두께는 증가된 막 두께로 인하여 전위가 발생함으로써 격자 이완을 일으킨다. 제2 SiGe층은, 교대로 증착되는 그레이디드 SiGe층의 상부면에 Ge 구성비와 다수층이 증착된 상태에서의 연속 Ge 구성비로 그레이디드 SiGe층 위에 배치된 표면과 SiGe 일정 구성층 그레이디드 SiGe층에 대하여 점진적으로 증가되는 Ge 구성비를 가지는 SiGe 그레이디드 SiGe층으로 구성된다. 제2 SiGe층의 하부면 위의 Ge 구성비는 제1 SiGe층 위의 Ge 구성비의 층에서의 최대값보다 낮다. 스트레인드 Si층의 주어진 두께가 예를 들면, 20nm로 형성된다.
그러나, 일본 특허 심사 공보에서, 스레딩 전위 밀도는 예에서 105cm-2이고, 스트레인드 Si층의 두께가 낮은 전위 밀도에 대하여 어떤 영향을 가지는 것은 가정되지 않는다.
유사하게, 일본 특허 심사 공보 Nos. JP-A-2002-118254 및 JP-A-2003-229360에 공개된 바와 같이 반도체 기판에 대하여, 전위 밀도를 감소하기 위해 SiGe층을 이완하는 방법이 단지 공개되었지만, 스트레인드 Si층의 두께와 스레딩 전위 밀도의 감소 사이의 관계는 설명되지 않았다.
게다가, 일본 특허 심사 공보 No. JP-A-2003-197544에 공개된 바와 같은 반도체 기판에 대해서, 스트레인드 Si층의 두께가 실례로서 20nm로 형성되지만, 그것의 두께다 스레딩 전위 밀도의 감소에 어떤 영향을 가지는 것에 어떤 설명도 없다.
그러므로, 스트레인드 Si층과 스레딩 전위 밀도의 감소 사이의 관계에 주의하여 조사한 결과, 본 발명자는 전위 밀도가 스트레인드 Si층의 소정 두께로 감소되는 것을 발견했다.
본 발명은 스트레인드 실리콘 웨이퍼가 SiGe층을 가지고, SiGe층 위에 형성된 스트레인드 Si층의 스레딩 전위 밀도를 더 감소하는 것이 가능하게 하는 스트레인드 실리콘 웨이퍼 및 그것의 제조 방법을 제공하는 것이다.
본 발명의 제 1관점에 따르면, 단결정 실리콘기판과, 단결정 실리콘기판 위에 형성된 그레이디드(graded) SiGe층과, 그레이디드 SiGe층 위에 형성된 SiGe 일정 혼합층과, SiGe 일정 혼합층 위에 형성된 스트레인드 Si층으로 구서된 스트레인드 실리콘 웨이퍼가 제공되고, 그레이디드 SiGe층의 제1 Ge 구성비는 단결정 실리콘 기판으로부터 SiGe 일정 혼합층까지 계단식으로 증가되고, SiGe 일정 혼합층의 제2 Ge 구성비는 SiGe 일정 혼합층에 인접한 그레이디드 SiGe층의 표면에서의 제1 ge 구성비와 대체로 동등한 일정값이고, 스트레인드 Si층의 두께는 2nm 혹은 그 이상 및 15nm보다 작고, 스트레인드 Si층의 스레딩 전위 밀도는 1×103 cm-2 혹은 그 이하이다.
스트레인드 Si층의 두께가 상술한 바와 같이 15nm보다 작다면, 크게 감소된 스레딩 전위 밀도를 가지는 스트레인드 실리콘 웨이퍼는 설치된다.
전위 밀도의 감소에 더하여 채널층을 형성하는 관점에서, 스트레인드 Si층은 상기한 범위 안의 막 두께로 형성되는 것이 바람직하다.
본 발명의 제2 관점에 따르면, 단결정 실리콘 기판을 준비하는 제1 단계와, 800℃에서 1100℃까지 범위를 정한 온도 아래에서 단결정 실리콘 기판 위에 그레이디드 SiGe층, 원자비가 계단식으로 5에서 60%까지 점진적으로 증가되는 제1 Ge 구성비를 가지는 그레이디드 SiGe층을 형성하는 제2 단계와, 그레이디드 SiGe층 위에 SiGe 일정 혼합층을, SiGe 일정 혼합층과 인접한 그레이디드 SiGe층의 표면 위의 Ge 구성비와 거의 동등한 Ge 구성비를 가지는 SiGe 일정 혼합층을 형성하는 제3 단계와, SiGe 일정 혼합층 위에 15nm보다 작은 두께를 가지는 스트레인드 Si층을 형성하는 제4 단계를 포함하는 스트레인드 실리콘 웨이퍼 제조 방법을 제공하고, 제2 단계부터 제4 단계까지는 단결정 실리콘 기판이 300 rpm에서 1500 rpm까지의 비에서 원주방향으로 회전하면서, 감소된 압력 대기하에서 실행된다.
스트레인드 Si층의 두께가 상술한 바와 같이15 nm보다 적게 형성된다면, 크게 감소된 스레딩 전위 밀도를 가지는 스트레인드 실리콘 웨이퍼가 설치된다.
그레이디드 SiGe층의 표면 위의 Ge 구성비는 원자비 5%에서 원자비 60%까지가 바람직하다.
또한, 이런 식으로, 에피택셜 성장이 300 rpm 혹은 그 이상의 고속 회전으로 만들어진다면, 스레딩 전위는 감소된다.
회전 속도가 300 rpm보다 작을 때, 스레딩 전위는 104 cm-2의 레벨까지 증가된다. 또한, 회전 속도가 1500 rpm이상일 때, 막 두께는 안정되지 않는다.
본 발명의 제2 관점의 앞의 설정과 같은 본 발명의 제3 관점에 따르면, 단결정 실리콘 기판의 표면은 미러 표면이고 흐릿한 것이 바람직하다.
헤이즈(haze)가 단결정기판의 표면 위에 남겨진다면, 크게 감소된 스레딩 전위 밀도를 가지는 스트레인드 실리콘 웨이퍼가 설치된다.
본 발명의 제3 관점에서 앞의 설정과 같은 본 발명의 제4 관점에 따르면, 단결정 실리콘 기판의 표면거침(Rq)은 0.20 nm 혹은 그 이상 및 0.30 nm 혹은 그 이하인 것이 바람직하다.
본 발명은 이하에 상세하게 설명될 것이다.
본 발명에 따른 스트레인드 실리콘 웨이퍼는 단결정 실리콘 기판 위에 형성된 계단식으로 점진적으로 증가되는 Ge 구성비를 가지는 그레이디드 SiGe층과, 그레이디드 SiGe층 위에 형성된 그레이디드 SiGe층의 표면 위의 Ge 구성비와 거의 동등한 Ge 구성비를 가지는 SiGe 일정 혼합층과, SiGe 일정 혼합층 위에 형성된 스트레인드 Si층을 포함하고, 스트레인드 Si층의 두께는 15 nm보다 작고, 스트레인드 Si층의 스레딩 전위 밀도는 1×103 cm-2 혹은 그 이하이다.
스트레인드 Si층의 두께가 상술한 바와 같이 15 nm보다 작기 때문에, 제2 SiGe층 위에 스트레인드 Si층을 형성할 때 생기는 것으로부터 스레딩 전위를 억제하고, 종래 스트레인드 실리콘 웨이퍼와 비교하여 약 1/10 내지 1/100까지 스레딩 전위밀도를 감소하는 것이 가능하다.
그레이디드 SiGe층은 Ge 구성비가 계단식으로 점진적으로 증가되는 구조를 가지고, 또한 경사진 구조를 포함한다.
본 발명에 따른 strianed 실리콘 웨이퍼를 제조하는 것은, 단결정 실리콘 기판을 준비하고, 800℃에서 100℃까지의 대기 온도하에서 단결정 실리콘 기판 위에 원자비가 5 내지 60%가지 계단식으로 점진적으로 증가되는 Ge 구성비를 가지는 그레이디드 SiGe층을 형성하는 제1 단계와, 그레이디드 SiGe층의 표면 위의 Ge 구성비와 거의 동등한 Ge 구성비를 가지는 SiGe 일정 혼합층을 형성하는 제2 단계와, SiGe 일정 혼합층 위에 15 nm 보다 작은 두께를 가지는 스트레인드 Si층을 형성하는 제3 단계를 포함하는 것에 의해 특징이 되는 제조 방법을 사용하는 것이 바람직하다.
본 발명에 따른 스트레인드 실리콘 웨이퍼를 제조하는 또 다른 형태에서, 방법은 단결정 실리콘 기판을 준비하고, 800℃에서 100℃까지의 대기 온도하에서 단결정 실리콘 기판 위에 원자비가 5 내지 60%가지 계단식으로 점진적으로 증가되는 Ge 구성비를 가지는 그레이디드 SiGe층을 형성하는 제1 단계와, 그레이디드 SiGe층의 표면 위의 Ge 구성비와 거의 동등한 Ge 구성비를 가지는 SiGe 일정 혼합층을 형성하는 제2 단계와, SiGe 일정 혼합층 위에 스트레인드 Si층을 형성하는 제3 단계를 포함하고, 제1, 제2 및 제3 단계는 단결정 실리콘 기판이 원주 방향으로 300 rpm에서 1500 rpm까지의 속도로 회전하는 동안에 감소된 대기압력 하에서 실행되는 것에 의해 특징이 된다. 회전 속도가 300 rpm보다 작으면, 스레딩 전위는 104 cm-2 레벨까지 상승된다. 또한, 회전 속도가 1500 rpm 이상이면, 형성된 막 두께는 안정되지 않는다.
단결정 실리콘 기판의 표면이 거울 같고, 헤이즈를 가지는 것이 바람직하다.
SiGe층이 상술한 바와 같이 거울 같고, 헤이즈를 가지는 단결정 기판의 표면 위에 형성되기 때문에, 표면 확장과, 스트레인드 Si층의 표면 위의 스레딩 전위를 감소하기 위한 큰 효과를 야기하는 것 없이 스레딩 전위는 한 점에 집중된다.
본 발명에 따른 스트레인드 실리콘 웨이퍼에 대한 구체적인 제조 방법의 일 실시예가 이하에 설명될 것이다.
우선 첫째로, 거울 같이 연마된 표면을 가지는 단결정 실리콘 기판이 준비된다. 이 경우에서, 헤이즈가 표면 위에 존재하는 것이 바람직하다. spot light은 일반적으로 참조되는 비스듬한 일루미네이션 하에서 거울 같은 웨이퍼의 표면 위에 공급될 때, 헤이즈는 표면색이 웨이퍼 표면 거침 때문에 시각적으로 다르게 보이는 표면 조건을 의미한다. 헤이즈는 광학 또는 비접촉형 표면 거침 테스터 등에 의해 정략적으로 평가될 수 있다. 헤이즈가 남겨지는 경우의 표면 거침은, 예를 들면, 비접촉형 AFM(Atomic Force Microscope)을 이용하는 측정에서 1 ㎛2의 측정 범위 내에서 Rq(JIS[일본 산업 기준] B 0601:2001 Rq는 이전에 Rms로 불렸다)의 점에서 보면 0.20 nm에서 0.30 nm까지이다.
남겨진 헤이즈를 가지는 거울 같은 표면을 만드는 방법은, 예를 들면, 세가지 연속 거울 연마와 일반적으로 실행되는 세가지 단계의 최종 연마의 실행 없이 2차 연마가 처리되는 단결정 실리콘 웨이퍼의 사용을 포함할 수도 있다.
이런 식으로, 헤이즈가 존재할 때, 즉, 미세한 표면 거침이 클 때, 60˚ 스레딩 전위는 표면 연장과, 스트레인드 Si층의 표면 위의 스레딩 전위를 감소하기 위한 큰 효과를 야기하는 것 없이 한 점에 집중된다.
그 다음에, SiGe층은 단결정 기판의 표면 위에 형성된다. 본 발명의 SiGe층을 형성하는 방법은 Ge 농도를 변화시킴으로써 원자비가 0에서 20%까지 계단식으로 증가되는 Ge 구성비를 가지는 계단형 제1 SiGe층을 에피택셜하게 성장하고, 제2 SiGe층과 같은 일정한 Ge 구성비를 가지는 이완 SiGe층을 에피택셜하게 성장하는 것을 포함한다.
SiGe층은, 800℃에서 1100℃까지의 성장 온도의 범위에서 예를 들면, 케리어 가스로서 H2, 소스 가스로서 SiH4과 GeH4을 사용하여 약 몇 ㎛의 막 두께까지 에피택셜 성장에 의해 형성된다.
성장 온도가 800℃ 이하일 때, 스레딩 전위 밀도는 105 cm-2의 차수로 가중된다. 따라서, SiGe층의 에피택셜 성장은 고온에서 실행되는 것에 의해 스레딩 전위 밀도를 감소하는 것이 바람직하다.
성장 온도가 1100℃ 이상일 때, 온도는 SiGe층에 포함되는 Ge 농도에 의존하여, SiGe층의 멜팅 포인트 근처이고, 결정체를 유지하는 것은 어렵다.
성장 온도는 900℃에서 1100℃까지 인 것이 더 바람직하다.
또한, SiGe층을 형성하는 성장 속도는 600 nm/min 혹은 그 이하인 것이 바람직하다.
[24]그 다음에, 스트레인드 Si층은 형성된 제2 SiGe층 위에 형성된다. 스트레인드 Si층은 900℃ 혹은 그 이하의 범위에서 예를 들면, 소스 가스로서 SiH4을 사용하여 에피택셜 성장에 의해 형성되는 것이 바람직하다.
스트레인드 Si층의 두께는 15 nm보다 작은 것이 바람직하다.
두께가 15 nm 혹은 그 이상일 때, 스트레인드 Si층은 SiGe층과 Si 상이의 격자 상수의 차이 때문에 전위가 상승하는 것을 부분적으로 늦추는 것을 시작한다. 그 결과, 스레딩 전위 밀도는 104 cm-2 차수까지 증가된다.
스트레인드 Si층의 두께가 너무 작다면, 디바이스 소자를 형성하는 것이 어렵다. 디바이스의 사용에 의존하고, 최소 약 2 nm의 두께는 채널층을 형성하기 위해 일반적으로 요구된다.
따라서, 디바이스 소자를 생산하는 관점에서, 스트레인드 Si층의 두께는 2 nm부터 15nm보다 작은 것이 바람직하고, 두께가 5 nm부터 10 nm보다 작은 것이 더 바람직하다.
낮은 스레딩 전위 밀도에서 형성된 스트레인드 Si층을 가지는 실리콘 웨이퍼는, 케리어 이동이 스트레인드 Si층 위에서 더 빠르기 때문에, 고속 디바이스를 형성하기 위한 적당한 기판으로서 사용된다.
[실시예]
본 발명은 예로서 더 상세하게 설명되지만, 본 발명은 아래 예로 한정되는 것은 아니다.
(실시예 1 내지 6)
SiGe층은 단결정 실리콘 기판의 표면 위에 성장되고, 거울 같이 연마되고 시각적으로 관찰되는 바와 같이 헤이즈를 가진다. 이 때, 그레이디드 SiGe층으로서, 10 계단을 가지는 원자비가 0부터 20%까지로 계단식으로 증가되는 Ge 구성을 가지고 2 ㎛의 두께를 가지는 층이 형성되고, 그 다음에, SiGe층으로서, 원자비가 20%인 일정한 Ge 구성비를 가지고, 1 ㎛의 두께를 가지는 이완 SiGe층이 형성된다.
그레이디드 SiGe층과 이완 SiGe층의 에피택셜 성장에서, H2는 케리어 가스로서 사용되고, Sih4와 G도4는 소스 가스로서 사용된다. 또한, 그레이디드 SiGe층과 이완 SiGe층의 성장 온도는 900℃이고 성장 속도는 80 nm/min이다.
그리고 스트레인드 Si층은, 소스 가스로서 SiH4로서 사용하고, 800℃에서, 표 1의 실시예 1 내지 6에서 나타낸 바와 같이 스트레인드 Si층의 두께를 변경하는 것에 의해 atrained Si층을 생산하고, 이완 SiGe층 위에 에피택셜리하게 성장된다.
그레이디드 SiGe층, 이완 SiGe층 및 스트레인드 Si층은, 단결정 실리콘 기판이 원주 방향으로 900 rpm의 속도로 회전하는 동안에, 단일 웨이퍼 에피택셜 장치에서 15 토르의 감소된 대기 압력하에서 형성된다.
획득된 스트레인드 실리콘 웨이퍼는 Secco 용해(HF: K2Cr2O7)에서 그것의 표면으로부터 100 nm 두께로 선택적으로 에칭되고, 에칭후에 구멍(pits)수가 차별적인 간섭 현미경을 이용하여 500배 확대로 에칭 면을 관찰함으로써 계산되고, 그것에 의해 스레딩 전위 밀도는 구해진다.
결과는 표 1에 실려 있다.
(비교예 1 및 2)
스트레인드 실리콘 웨이퍼는, 스트레인드 Si층의 두께가 표 1의 비교예 1 및 2에서 나타낸 바와 같이 주어지는 것을 제외하고는 실시예 1 내지 6과 같이 동일한 방법으로 생산되고, 그것에 의해 스레딩 전위 밀도는 구해진다.
결과는 표 1에 실려 있다.
[표 1]
스트레인드 Si층의 두께가 15 nm보다 작다면(예 1 내지 6), 스트레인드 Si층의 표면 위의 스레딩 전위 밀도는 103cm-2 혹은 그 이하인 것을 따랐고, 그런데 두께가 15 nm 혹은 그 이상이면(비교예 1 및 2), 표 1에 나타낸 바와 같이 스레딩 전위 밀도는 104cm-2까지 증가된다.
스트레인드 Si층의 증가된 두께에 기인하는 증가된 스레딩 전위 밀도는, 스트레인드 Si층이 SiGe와 Si 사이의 격자 상수의 차이에 기인하여 부분적으로 이완되는 것을 시작하기 때문에 생긴다.
(비교예 3)
실시예와 같이 동일한 방법으로 제1 및 제2 SiGe층은 단결정 실리콘 기판의 표면 위에 에피택셜리하게 성장되고, 거울 같이 연마되고 제거된 헤이즈를 가진다.
그 다음에, 스트레인드 Si층은 실시예와 같은 동일 조건하에서 제2 SiGe층 위에 10 nm 두께로 형성된다. 스레딩 전위 밀도는 생산된 스트레인드 실리콘 웨이퍼에 대해 구해지고, 그 결과 3.5 × 103 cm-2이다.
스트레인드 Si층의 두께가 동일한 실시예 4와 비교하여, 스레딩 전위 밀도가 표면 위의 잔여 헤이즈에 기인하는 스레딩 전위를 감소하기 위한 효과를 야기하여 외관상으로 증가되는 것을 확인했다.
(실시예 7 내지 9)
그레이디드 SiGe층, 이완 SiGe층 및 스트레인드 Si층은 회전 속도가 표 2의 실시예 7 내지 9에 나타낸 바와 같이 사용되는 조건하에서 에피택셜 성장함으로써 형성된다. 이 때, 형성된 스트레인드 Si층의 두께는 5nm이다. 스트레인드 실리콘 웨이퍼는 회전 속도를 제외하고는 실시예 1 내지 6과 같이 동일한 방법으로 생산되고, 그것에 의해 스레딩 전위 밀도는 구해진다.
(비교예 4)
그레이디드 SiGe층, 이완 SiGe층 및 스트레인드 Si층은 회전 속도가 표 2의 비교예 4에 나타낸 바와 같이 사용되는 조건하에서 에피택셜 성장함으로써 형성된다. 이 때, 형성된 스트레인드 Si층의 두께는 10 nm이다. 스트레인드 실리콘 웨이퍼는 회전 속도를 제외하고는 실시예 7 내지 9와 같이 동일한 방법으로 생산되고, 그것에 의해 스레딩 전위 밀도는 구해진다.
(표2)
회전 속도가 300 rpm 혹은 그 이상이라면(예 7 내지 9), 스트레인드 Si층의 표면 위의 스레딩 전위 밀도는 103 cm-2 혹은 그 이하이고, 그런데, 회전 속도가 50 rpm이라면(비교예 4), 스레딩 전위 밀도는 표 2에 나타낸 바와 같이 104cm-2까지 증가된다.
이런 식으로, 그레이디드 SiGe층, 이완 SiGe층 및 스트레인드 Si층을 형성할 때 회전 속도가 300 rpm 혹은 그 이상이라면, SiGe층 내에서 스레딩 전위 밀도는 감소될 수 있다.
본 발명에서, 더 크게 감소된 스레딩 전위 밀도를 기지는 스트레인드 실리콘 웨이퍼는 상술한 바와 같이 설치된다.
이런 식으로, 본 발명에 따른 스트레인드 실리콘 웨이퍼가 낮은 스레딩 전위 밀도를 가지는 고품질 스트레인드 Si층으로 형성되기 때문에, 스트레인드 Si층은 케리어 이동을 더 빠르게 만들기 위한 채널 영역으로서 사용되고, 반도체 디바이스보다 미세구조, 성능 등에 더 기여한다. 그 때문에, 스트레인드 실리콘 웨이퍼는 고속 MOSFET, MODFET 및 HEMT에 사용하는 것이 적당하다.
또한, 이 발명에 따른 제조 방법에서, 본 발명에 따른 스트레인드 실리콘 웨이퍼는 쉽게 획득된다.
본 발명의 우선 실시예와 관련하여 설명했지만, 다양한 변경과 변형이 본 발명에 벗어남이 없이 될 수 있는 것은 당업자에게는 자명한 것이고, 그러므로, 본 발명의 정신과 범위 내에 포함되는 바와 같은 모든 변경과 변형을 첨부된 청구항에 적용하였다.

Claims (4)

  1. 스트레인드 실리콘 웨이퍼에 있어서,
    단결정 실리콘 기판과,
    상기 단결정 실리콘 기판 위에 형성되는 그레이디드 SiGe층과,
    상기 그레이디드 SiGe층 위에 형성되는 SiGe 일정 혼합층과,
    상기 SiGe 일정 혼합층 위에 형성되는 스트레인드 Si층을 포함하고,
    상기 그레이디드 SiGe층에서의 제1 Ge 구성비는 단결정 실리콘 기판측으로부터 SiGe 일정 혼합층측으로 계단식으로 증가되고,
    상기 SiGe층에서의 제2 Ge 구성비는 상기 SiGe 일정 호합층과 인접한 상기 그레이디드 SiGe층의 표면에서의 상기 제1 Ge 구성비와 거의 동등한 상수값이고,
    상기 스트레인드 Si층의 두께는 2 nm 혹은 그 이상 및 15 nm보다 작고,
    상기 스트레인드 Si층에서의 스레딩 전위 밀도는 1×103 cm-2 혹은 그 이하가 되도록 구성된 것을 특징으로 하는 스트레인드 실리콘 웨이퍼.
  2. 단결정 실리콘 기판을 준비하는 제1 단계와,
    800℃부터 1100℃까지의 온도 범위하에서 단결정 실리콘 기판 위에 원자비가 5부터 60%까지 계단식으로 점진적으로 증가되는 제1 Ge 구성비를 가지는 그레이디드 SiGe층을 형성하는 제2 단계와,
    상기 그레이디드 SiGe층 위에 SiGe 일정 혼합층과 인접한 상기 그레이디드 SiGe층의 표면 위의 Ge 구성비와 거의 동등한 상기 Ge 구성비를 가지는 SiGe 일정 혼합층을 형성하는 제3 단계와,
    상기 SiGe 일정 혼합층 위에 15 nm보다 작은 두께를 가지는 스트레인드 Si층을 형성하는 제4 단계를 포함하고,
    제2부터 제4 단계까지는 단결정 실리콘 기판이 300 rpm부터 1500 rpm까지의 속도에서 원주방향으로 회전하는 동안에 감소된 대기 압력하에서 실행되도록 구성된 것을 특징으로 하는 스트레인드 실리콘 웨이퍼 제조 방법.
  3. 제 2항에 있어서,
    단결정 실리콘 기판의 표면은 거울 표면이고, 헤이즈를 가지는 것을 특징으로 하는 스트레인드 실리콘 웨이퍼 제조 방법.
  4. 제 3항에 있어서,
    단결정 실리콘 기판의 표면 거침(Rq)은 0.20 nm 혹은 그 이상 및 0.30 혹은 그 이하인 것을 특징으로 하는 스트레인드 실리콘 웨이퍼 제조 방법.
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