KR20050077926A - Method for manufacturing field effect transistor - Google Patents
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Abstract
본 발명은 리프레쉬 특성을 향상시킬 수 있는 전계효과 트랜지스터의 제조방법에 대하여 개시한다. 그의 제조방법은, 벌크 실리콘 기판으로부터 돌출되는 담장 모양의 핀 활성영역을 형성하는 단계와, 상기 핀 활성영역이 형성된 상기 벌크 실리콘 기판의 전면에 소자 분리막을 형성하고 평탄화하는 단계와, 상기 소자 분리막이 형성된 벌크 실리콘 기판 상에 포토레지스트를 도포하고 상기 핀 활성영역과 교차하도록 패터닝한 후 상기 포토레지스트를 식각 마스크로 사용하여 소정 깊이의 상기 소자 분리막을 제거하는 단계와, 상기 소자분리 산화막 또는 포토레지스트를 이온주입 마스크로 사용하여 상기 핀 활성영역의 측벽에 제1 불순물을 선택적으로 이온주입하여 제1 불순물 영역을 형성하고 상기 포토레지스트를 제거하는 단계와, 상기 제1 불순물 영역이 형성된 상기 핀 활성영역 상에 게이트 절연막을 형성하고, 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 사용하고 상기 제1 불순물과 반대의 도전성을 갖는 제2 불순물을 이온주입하여 소스 영역 및 드레인 영역에 제2 불순물 영역을 형성하는 단계를 포함하여 이루어진다.The present invention discloses a method for manufacturing a field effect transistor that can improve refresh characteristics. The manufacturing method includes the steps of forming a fence-like fin active region protruding from a bulk silicon substrate, forming and planarizing an element isolation layer on the entire surface of the bulk silicon substrate on which the fin active region is formed, Applying a photoresist on the formed bulk silicon substrate and patterning the photoresist to cross the fin active region, and removing the device isolation layer having a predetermined depth using the photoresist as an etch mask; Selectively implanting a first impurity onto the sidewall of the fin active region to form a first impurity region and removing the photoresist using an ion implantation mask, and forming an image on the fin active region on which the first impurity region is formed Forming a gate insulating film on the substrate and forming a gate electrode; And using the gate electrode as an ion implantation mask and implanting a second impurity having conductivity opposite to the first impurity to form a second impurity region in the source region and the drain region.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 담장 모양의 핀 활성영역에 형성되는 전계효과 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a field effect transistor formed in a fence-like fin active region.
최근 정보 통신 분야의 급속한 발달과, 컴퓨터와 같은 정보 매체의 대중화에 따라 반도체 장치도 비약적으로 발전하고 있다. 또한, 그 기능적인 면에 있어서 반도체 장치의 소자 고집적화 경향에 따라 기판에 형성되는 개별 소자의 크기를 줄이면서 한편으로 소자 성능을 극대화시키기 위해 여러 가지 방법이 연구 개발되고 있다. Recently, with the rapid development of the information and communication field and the popularization of information media such as computers, semiconductor devices are also rapidly developing. In addition, various methods have been researched and developed in order to reduce the size of individual devices formed on a substrate and maximize device performance in accordance with the trend of high integration of semiconductor devices.
이들 방법들 가운데 수직형 트랜지스터(vertical transistor)와 같은 입체적 소자를 형성하는 방법 등이 제안되고 있다. 일반적인 CMOS 기술은 주로 벌크(bulk) 실리콘기판에서 제작되어 왔다. 이들 벌크 실리콘 기판을 근간으로 하는 MOS 소자 기술에 한계가 생기면서 30 nm 이하의 채널 길이를 갖는 소자를 구현하기 위해 소이(SOI : Silicon On Insulator)형 실리콘기판을 근간으로 하는 소자에 대한 연구가 대두되고 있으나, 소이형 실리콘 기판의 경우 소자의 바디가 소자의 특성상 기판과 연결되어 있지 않기 때문에 플로팅(floating) 바디 효과와 열전도가 잘 되지 않아 소자의 성능이 떨어지는 문제가 있다.Among these methods, a method of forming a three-dimensional device such as a vertical transistor has been proposed. General CMOS technology has been fabricated primarily on bulk silicon substrates. In order to realize a device having a channel length of 30 nm or less due to the limitation of the MOS device technology based on these bulk silicon substrates, studies on devices based on a silicon on insulator (SOI) type silicon substrate have emerged. However, in the case of the small-type silicon substrate, since the body of the device is not connected to the substrate due to the characteristics of the device, there is a problem in that the performance of the device is lowered due to poor floating body effect and thermal conductivity.
따라서, 벌크 실리콘 기판을 사용한 DELTA(fully DEepleted Lean-channel Transistor) 구조와 GAA(Gate All Around) 구조를 들 수 있다. DELTA 구조의 모오스 전계효과 트랜지스터(MOSFET : Metal Oxide Semiconductor Field Effect Transistor)는 미국특허번호 4,996,574 등에 기재되어 있다. 이런 DELTA 구조에서는 채널을 형성할 활성층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 그리고, 게이트 전극이 수직으로 돌출된 채널 부분을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널층 두께가 된다. 이렇게 형성된 채널에서는 돌출된 부분의 양면을 모두 이용할 수 있으므로 채널의 폭이 두배가 되는 효과를 가질 수 있다. 따라서, 통상의 플레나 형 트랜지스터에서 소자 영역 축소에 따라 채널 폭이 줄고, 채널 폭이 줄어듦에 따라 협채널 효과(narrow channel effect)가 생기는 것을 방지할 수 있다. Thus, there may be mentioned a fully depleted lean-channel transistor (DELTA) structure and a gate all around (GAA) structure using a bulk silicon substrate. A metal oxide semiconductor field effect transistor (MOSFET) having a DELTA structure is described in US Pat. No. 4,996,574 and the like. In this DELTA structure, the active layer to form the channel is formed to protrude vertically with a certain width. In addition, the gate electrode is formed to surround the vertically protruding channel portion. Thus, the height of the protruding portion constitutes the width of the channel, and the width of the protruding portion becomes the channel layer thickness. In the channel formed as described above, since both surfaces of the protruding portion can be used, the width of the channel can be doubled. Therefore, in a conventional planar transistor, it is possible to prevent the channel width from decreasing as the device region is reduced and the narrow channel effect from occurring as the channel width is reduced.
또한, 돌출된 부분의 폭을 줄일 경우 양면에 형성되는 채널의 공핍층이 서로 겹치도록 할 수 있고 (fully depleted), 따라서, 채널 도전성이 증가되는 효과가 있다.In addition, when the width of the protruding portion is reduced, the depletion layers of the channels formed on both surfaces can be overlapped with each other (fully depleted), and therefore, the channel conductivity is increased.
예컨대, 이중-게이트 소자는 전류가 흐르는 채널의 상하(아래와 위)나 좌우(왼쪽과 오른쪽)에 게이트 전극이 존재하여 게이트 전극에 의한 채널의 제어 특성을 크게 개선할 수 있다. 게이트에 의한 채널의 제어 특성이 큰 경우, 소스와 드레인 사이의 누설전류를 종래의 단일 게이트 소자에 비해 크게 개선할 수 있어 결국 DIBL(Drain Induced Barrier Lowering) 특성을 크게 개선할 수 있다.For example, in the dual-gate device, gate electrodes are provided on the upper and lower sides (bottom and upper side) or left and right sides (left and right side) of the channel through which current flows, thereby greatly improving the control characteristics of the channel by the gate electrode. When the control characteristics of the channel by the gate are large, the leakage current between the source and the drain can be greatly improved as compared with the conventional single gate device, and thus, the drain induced barrier lowering (DIBL) characteristic can be greatly improved.
또한 채널 양쪽에 게이트가 존재하여 소자의 문턱전압을 동적(dynamically)으로 변화시킬 수 있어 채널의 on-off 특성이 종래의 단일 게이트 구조에 비해 크게 개선되고 짧은 채널효과를 억제할 수 있다.In addition, gates are present on both sides of the channel to dynamically change the threshold voltage of the device, thereby significantly improving on-off characteristics of the channel and suppressing short channel effects.
하지만, 종래 기술에 따른 전계효과 트랜지스터의 제조방법은 다음과 같은 문제점이 있었다.However, the manufacturing method of the field effect transistor according to the prior art has the following problems.
첫째, 종래 기술에 따른 전계효과 트랜지스터의 제조방법은 실리콘 전면에 소정깊이의 채널불순물이 실리콘 기판의 전면에 이온주입된 실리콘 기판을 사용할 경우 벌크 실리콘 기판으로 아웃 디퓨젼(out diffusion)하여 채널불순물의 농도가 떨어지는 것을 방지하기 위해 채널 불순물의 농도를 높게 이온주입 해야만 하기 때문에 채널불순물의 농도가 높아져 로딩 캐패시턴스가 증가하는 단점이 있었다. First, in the method of manufacturing a field effect transistor according to the prior art, in the case of using a silicon substrate in which a channel impurity of a predetermined depth is implanted on the entire surface of the silicon substrate, the diffusion is channeled out to the bulk silicon substrate. Since the concentration of channel impurities must be ion-implanted to prevent the concentration from dropping, the concentration of channel impurities increases, which leads to an increase in loading capacitance.
둘째, 종래 기술에 따른 전계효과 트랜지스터의 제조방법은 채널불순물의 이온주입 시 실리콘 기판의 전면에 제1 불순물 영역을 한 이후 게이트 전극을 형성하고, 상기 게이트 전극을 이온주입 마스크로 소스 영역 및 드레인 영역에 제2 불순물 영역을 형성함으로 상기 소스 영역 및 드레인 영역에 이온주입된 상기 채널불순물에 의해 접합 누설전류(junction leakage current)가 증가하기 때문에 디램(DRAM)의 경우 리프레쉬 특성이 저하되는 단점이 있었다. Second, in the method of manufacturing a field effect transistor according to the related art, a gate electrode is formed after a first impurity region is formed on the entire surface of a silicon substrate during ion implantation of channel impurities, and the source region and the drain region are formed using the gate electrode as an ion implantation mask. In the DRAM, a refresh characteristic is deteriorated because a junction leakage current is increased by the channel impurities implanted into the source region and the drain region by forming a second impurity region.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 게이트 형성영역에만 국부적으로 채널불순물을 이온주입하고 채널불순물의 농도를 감소시켜 로딩 커패시턴스를 감소 또는 최소화할 수 있는 전계효과 트랜지스터의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a method of manufacturing a field effect transistor which can reduce or minimize the loading capacitance by ion implanting channel impurities only in the gate formation region and reducing the concentration of channel impurities. There is.
또한, 본 발명의 다른 목적은 접합누설전류를 감소시켜 리프레쉬 특성을 향상시킬 수 있는 할 수 있는 트랜지스터 및 그의 제조방법을 제공하는데 있다. In addition, another object of the present invention is to provide a transistor capable of improving the refresh characteristics by reducing the junction leakage current and a method of manufacturing the same.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 전계효과 트랜지스터는, 벌크 실리콘 기판으로부터 돌출되는 담장 모양의 핀 활성영역을 형성하는 단계와, 상기 핀 활성영역이 형성된 상기 벌크 실리콘 기판의 전면에 소자 분리막을 형성하고 평탄화하는 단계와, 상기 소자 분리막이 형성된 벌크 실리콘 기판 상에 포토레지스트를 도포하고 상기 핀 활성영역과 교차하도록 패터닝한 후 상기 포토레지스트를 식각 마스크로 사용하여 소정 깊이의 상기 소자 분리막을 제거하는 단계와, 상기 소자분리 산화막 또는 포토레지스트를 이온주입 마스크로 사용하여 상기 핀 활성영역의 측벽에 제1 불순물을 선택적으로 이온주입하여 제1 불순물 영역을 형성하고 상기 포토레지스트를 제거하는 단계와, 상기 제1 불순물 영역이 형성된 상기 핀 활성영역 상에 게이트 절연막을 형성하고, 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 사용하고 상기 제1 불순물과 반대의 도전성을 갖는 제2 불순물을 이온주입하여 소스 영역 및 드레인 영역에 제2 불순물 영역을 형성하는 단계를 포함함을 특징으로 한다. In accordance with an aspect of the present invention for achieving some of the above technical problems, the field effect transistor, forming a fence-like fin active region protruding from the bulk silicon substrate, and the fin active region is formed Forming and planarizing an isolation layer on the entire surface of the bulk silicon substrate; applying a photoresist on the bulk silicon substrate on which the isolation layer is formed; patterning the photoresist to cross the active region of the bulk silicon substrate, and using the photoresist as an etch mask. Removing the device isolation layer having a predetermined depth, selectively implanting first impurities into the sidewall of the fin active region using the device isolation oxide film or photoresist as an ion implantation mask to form a first impurity region, and Removing the photoresist, and forming the first impurity region. Forming a gate insulating film on the fin active region, forming a gate electrode, using the gate electrode as an ion implantation mask, and ion implanting a second impurity having conductivity opposite to that of the first impurity; And forming a second impurity region in the drain region.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, the scope of the invention to those skilled in the art It is provided to inform you. In the accompanying drawings, the thicknesses of the various films and regions have been emphasized for clarity, and may be present in direct contact with other layers or semiconductor substrates or between them when a layer is described as being on another layer or semiconductor substrate. There may be three layers.
도 1은 본 발명에 따른 전계효과 트랜지스터를 개략적으로 나타낸 평면도이다.1 is a plan view schematically showing a field effect transistor according to the present invention.
도 1에 도시된 바와 같이, 본 발명의 전계효과 트랜지스터는, 벌크 실리콘 기판(104)으로부터 돌출되어 일방향으로 배열되는 핀 활성영역(100)과, 상기 핀 활성영역(100)에 교차되는 게이트 라인(102)을 포함하여 구성된다. 여기서, 상기 핀 활성영역(100)은 상기 게이트 라인(102)에 교차되는 게이트 영역(G)을 중심으로 양측에 각각 소스 영역(S) 및 드레인 영역(D)으로 이루어진다. 또한, 상기 게이트 라인(102)은 디렘일 경우 워드(word)라인으로 불리워질 수 있다.As shown in FIG. 1, the field effect transistor of the present invention includes a fin active region 100 protruding from the bulk silicon substrate 104 and arranged in one direction, and a gate line crossing the fin active region 100. 102). The fin active region 100 may include a source region S and a drain region D on both sides of the gate region G crossing the gate line 102. In addition, the gate line 102 may be called a word line in the case of a DRAM.
이와 같이 구성된 본 발명에 따른 전계효과 트랜지스터의 제조방법에 대하여 설명하면 다음과 같다.Referring to the method of manufacturing the field effect transistor according to the present invention configured as described above are as follows.
도 2 내지 도 7은 도1의 I~I' 및 Ⅱ~Ⅱ'선을 따라 취한 공정 단면도들이다.2 to 7 are cross-sectional views taken along the lines II ′ and II ′ of FIG. 1.
도 2에 도시된 바와 같이, 소정 두께를 갖는 실리콘 기판(104) 상에 식각정지막(도시하지 않음) 및 하드 마스크막(106)을 순차적으로 적층한다. 도시하지는 않았지만, 상기 식각정지막은 실리콘 산화막을 열처리 공정으로 약 80Å 내지 약 300Å정도의 두께를 갖도록 형성된다. 여기서, 상기 하드 마스크막(106)은 실리콘 질화막을 화학기상증착방법으로 약 200Å 내지 약 1000Å정도의 두께를 갖도록 형성된다. 그리고, 상기 하드 마스크막(106)이 형성된 실리콘 기판(104)의 전면에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝한다.As shown in FIG. 2, an etch stop film (not shown) and a hard mask film 106 are sequentially stacked on the silicon substrate 104 having a predetermined thickness. Although not shown, the etch stop film is formed to have a thickness of about 80 kPa to about 300 kPa by heat treatment of the silicon oxide film. Here, the hard mask film 106 is formed to have a thickness of about 200 GPa to about 1000 GPa by the silicon vapor deposition method. Then, a photoresist is coated on the entire surface of the silicon substrate 104 on which the hard mask film 106 is formed, and the photoresist is patterned by using a photo process.
도 3에 도시된 바와 같이, 상기 포토레지스트를 식각마스크로 사용하여 상기 식각정지막이 노출되도록 상기 하드 마스크막(106)을 식각하고 상기 포토레지스트를 제거한다. 또한, 상기 하드 마스크막(106)을 식각마스크로 사용하여 건식 식각으로 상기 식각정지막과 상기 실리콘 기판(104)을 소정 깊이까지 제거하여 벌크 실리콘 기판(104)으로부터 돌출되는 담장 모양의 핀 활성영역(100)을 형성한다. 여기서, 상기 건식 식각은 상기 식각 정지막 및 실리콘 기판(104) 각각에 대하여 식각 선택성을 갖는 반응가스를 하나의 챔버에 순차적으로 주입함으로써 이루어진다. 또한, 상기 건식 식각은 상기 실리콘 기판(104)의 제거 시 식각 종말점(end point)을 사용할 수 없기 때문에 실리콘 기판(104)을 구성하는 물질 즉, 실리콘막의 식각율(etching rate)에 따라 미리 정해진 시간동안 식각하는 시간 식각(time etching)방법으로 이루어진다. 예컨대, 상기 핀 활성영역(100)은 상기 벌크 실리콘 기판(104)의 표면으로부터 약 2000Å 내지 약 15000Å정도의 높이를 갖도록 형성된다. As shown in FIG. 3, the hard mask layer 106 is etched and the photoresist is removed to expose the etch stop layer using the photoresist as an etch mask. In addition, by using the hard mask layer 106 as an etching mask, the etch stop layer and the silicon substrate 104 are removed to a predetermined depth by dry etching to form a fence-like fin active region protruding from the bulk silicon substrate 104. Form 100. The dry etching may be performed by sequentially injecting a reaction gas having an etch selectivity to each of the etch stop layer and the silicon substrate 104 into one chamber. In addition, since the dry etching cannot use an etching end point when the silicon substrate 104 is removed, a predetermined time is determined according to the material constituting the silicon substrate 104, that is, the etching rate of the silicon film. The etching is performed by a time etching method. For example, the fin active region 100 is formed to have a height of about 2000 GPa to about 15000 GPa from the surface of the bulk silicon substrate 104.
도 4에 도시된 바와 같이, 상기 핀 활성영역(100)이 형성된 실리콘 기판(104)의 전면에 실리콘 산화막을 화학기상증착방법으로 형성하고, 상기 하드 마스크막(106)이 노출되도록 실리콘 산화막을 화학 기계적 연마하여 소자분리막(110)을 형성한다. 또한, 상기 소자분리막(110)이 형성된 실리콘 기판(104) 상에 포토레지스트(111)를 도포하고, 포토 공정을 이용하여 상기 핀 활성영역(100)에 교차 또는 상기 핀 활성영역(100)을 가로지르도록 포토레지스트(111)를 패터닝하고, 상기 포토레지스트(111)를 식각마스크로 사용하여 건식 식각으로 상기 소자분리막(110)을 소정 깊이까지 제거하여 트렌치(trench)를 형성한다. 예컨대, 상기 트렌치는 상기 하드 마스크막(106)이 형성된 상기 핀 활성영역(100)의 상부로부터 약 200Å 내지 약 2000Å의 깊이를 갖도록 형성된다. As shown in FIG. 4, a silicon oxide film is formed on the entire surface of the silicon substrate 104 on which the fin active region 100 is formed by chemical vapor deposition, and the silicon oxide film is chemically exposed so that the hard mask layer 106 is exposed. By mechanical polishing, the device isolation layer 110 is formed. In addition, the photoresist 111 is coated on the silicon substrate 104 on which the device isolation layer 110 is formed, and crosses the fin active region 100 or crosses the fin active region 100 using a photo process. The photoresist 111 is patterned to be cut, and the device isolation layer 110 is removed to a predetermined depth by dry etching using the photoresist 111 as an etching mask to form a trench. For example, the trench may be formed to have a depth of about 200 μs to about 2000 μs from an upper portion of the fin active region 100 in which the hard mask layer 106 is formed.
도 5에 도시된 바와 같이, 상기 하드 마스크막(106) 및 상기 포토레지스트(111)를 이온주입마스크로 사용하여 상기 트렌치의 측벽에 대칭적으로 소정의 각도에서 제1 불순물을 이온주입하여 게이트 영역(G)에 선택적으로 제1 불순물 영역(채널불순물 영역)을 형성한다. 예컨대, 상기 제1 불순물은 보론(boron) 또는 BF2과 같은 억셉터 불순물을 사용하여 약 20KeV 내지 약 50KeV 정도의 에너지에서 약 1×1013 atoms/cm2 정도의 농도로 이온주입된다. 이때, 상기 게이트 영역(G)에 구현하고자 하는 제1 불순물을 정확한 농도로 이온주입시킬 수 있디.As shown in FIG. 5, a gate region is formed by ion implanting first impurities at a predetermined angle symmetrically to sidewalls of the trench using the hard mask layer 106 and the photoresist 111 as ion implantation masks. A first impurity region (channel impurity region) is selectively formed in (G). For example, the first impurity is implanted at a concentration of about 1 × 10 13 atoms / cm 2 at an energy of about 20 KeV to about 50 KeV using an acceptor impurity such as boron or BF 2 . In this case, the first impurity to be implemented in the gate region G may be ion implanted at an accurate concentration.
따라서, 본 발명에 따른 전계효과 트랜지스터의 제조방법은 상기 포토레지스트 및 하드 마스크막(106)을 이온주입 마스크로 사용하여 게이트 영역(G)에 제1 불순물을 선택적 또는 국부적으로 이온주입시키고, 제1 불순물의 이온주입 농도를 줄일 수 있기 때문에 로딩 캐패시턴스를 감소 또는 최소화할 수 있다. Accordingly, in the method of manufacturing the field effect transistor according to the present invention, the first impurity is selectively or locally implanted into the gate region G using the photoresist and the hard mask layer 106 as an ion implantation mask, and the first Since the ion implantation concentration of impurities can be reduced, the loading capacitance can be reduced or minimized.
이후, 상기 포토레지스트 및 하드 마스크막(106)을 제거한다. Thereafter, the photoresist and hard mask layer 106 are removed.
도 6에 도시된 바와 같이, 상기 제1 불순물 영역(도시하지 않음)이 형성된 핀 활성영역(100)의 전면에 열산화 방법으로 게이트 절연막(112)을 형성하고, 상기 실리콘 기판(104)의 전면에 화학기상증착으로 도전성 불순물을 함유하는 폴리 실리콘을 이용하여 게이트 전극(114)형성하고, 상기 폴리 실리콘 상에 텅스텐 실리콘과 같은 도전성 금속막(도시하지 않음)과 실리콘 질화막과 같은 게이트 상부 절연막(116)을 적층한다. 또한, 상기 게이트 상부 절연막(116)이 형성된 실리콘 기판(104)의 전면에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 게이트 상부 절연막, 도전성 금속막 및 게이트 전극(114)을 제거하여 게이트 스택(도시하지 않음)을 형성한다. 이후, 상기 포토레지스트(111)를 제거한다. As illustrated in FIG. 6, a gate insulating layer 112 is formed on the entire surface of the fin active region 100 on which the first impurity region (not shown) is formed, and a front surface of the silicon substrate 104 is formed. The gate electrode 114 is formed by using polysilicon containing conductive impurities by chemical vapor deposition, and a conductive metal film (not shown) such as tungsten silicon and a gate upper insulating film 116 such as a silicon nitride film are formed on the polysilicon. )). In addition, a photoresist is coated on the entire surface of the silicon substrate 104 on which the gate upper insulating layer 116 is formed, the photoresist is patterned by using a photo process, and the photoresist is used as an etching mask. The conductive metal film and the gate electrode 114 are removed to form a gate stack (not shown). Thereafter, the photoresist 111 is removed.
따라서, 상기 벌크 실리콘 기판(104)에서 돌출되는 상기 핀 활성영역(100)의 3면을 따라 상기 3중 게이트 전극 형성된다. 이때, 상기 하드 마스크막(106)을 제거하지 않을 경우, 상기 핀 활성영역(100)의 측벽을 따라 양면의 2중 게이트 전극이 형성될 수 있다. Accordingly, the triple gate electrode is formed along three surfaces of the fin active region 100 protruding from the bulk silicon substrate 104. In this case, when the hard mask layer 106 is not removed, double gate electrodes on both sides may be formed along the sidewall of the fin active region 100.
또한, 상기 게이트 스택을 이온주입마스크로 사용하여 상기 제1 불순물과 반대되는 도전성을 갖는 제2 불순물을 이온주입하여 소스 형성영역 및 드레인 형성영역에 제2 불순물 영역을 형성한다. 예컨대, 상기 제2 불순물은 아세닉(As) 또는 인(P)로 이루어지며, 약 30KeV 내지 약 50KeV 정도의 에너지에서 약 1×1013atoms/cm2 내지 약 1×1015atoms/cm2 정도의 농도를 갖도록 이온주입된다. 또한, 상기 제2 불순물 영역은 상기 핀 활성영역(100) 상부로부터 상기 트렌치의 깊이와 동일 또는 유사한 깊이 이하에서 상기 핀 활성영역(100)의 깊이까지 형성될 수 있다.In addition, a second impurity region is formed in the source formation region and the drain formation region by ion implanting a second impurity having conductivity opposite to the first impurity using the gate stack as an ion implantation mask. For example, the second impurity is composed of an ascetic (As) or phosphorus (P), and has an energy of about 1 × 10 13 atoms / cm 2 to about 1 × 10 15 atoms / cm 2 at an energy of about 30 KeV to about 50 KeV. It is ion implanted to have a concentration of. In addition, the second impurity region may be formed from an upper portion of the fin active region 100 to a depth of the fin active region 100 below the same or similar depth as that of the trench.
따라서, 본 발명의 전계효과 트랜지스터의 제조방법은 상기 제2 불순물 영역에 상기 제1 불순물을 이온주입시키지 않음으로 상기 제1 불순물 영역과 제2 불순물 영역의 접합누설전류를 감소시킬 수 있기 때문에 디렘(DRAM)에서 리프레쉬(refresh) 특성을 향상시킬 수 있다. Therefore, the method of manufacturing the field effect transistor of the present invention can reduce the junction leakage current between the first impurity region and the second impurity region by not ion implanting the first impurity into the second impurity region. Refresh characteristics in DRAMs).
도7에 도시된 바와 같이, 상기 제2 불순물 영역이 형성된 실리콘 기판(104) 상에 실리콘 질화막을 화학기상증착방법으로 형성하고, 건식식각으로 비등방적으로 상기 실리콘 질화막을 제거하여 상기 게이트 전극 또는 게이트 라인(102)의 측벽에 스페이서(118)를 형성한다. 또한, 상기 스페이서(118) 및 게이트 상부 절연막(116)을 이온주입 마스크로 사용하고 제2 불순물을 이온주입하여 상기 소스 영역(S) 및 드레인 영역(D)에 제3 불순물 영역(도시하지 않음)을 형성한다.As shown in FIG. 7, a silicon nitride film is formed on the silicon substrate 104 on which the second impurity region is formed by chemical vapor deposition, and the silicon nitride film is anisotropically removed by dry etching to form the gate electrode or gate. Spacers 118 are formed on the sidewalls of line 102. In addition, a third impurity region (not shown) is used in the source region S and the drain region D by using the spacer 118 and the gate upper insulating layer 116 as an ion implantation mask and implanting a second impurity. To form.
이후, 상기 제3 불순물 영역이 형성된 상기 실리콘 기판(104)의 전면에 도전성 불순물을 함유하는 폴리 실리콘을 화학기상증착방법으로 형성하고, 상기 게이트 상부절연막이 노출되도록 상기 폴리 실리콘을 화학 기계적 연마하여 상기 소스 영역(S) 및 드레인 영역(D)에 소스 전극 및 드레인 전극을 형성한다.Thereafter, polysilicon containing conductive impurities is formed on the entire surface of the silicon substrate 104 on which the third impurity region is formed by chemical vapor deposition, and the polysilicon is chemically mechanically polished to expose the gate upper insulating layer. Source and drain electrodes are formed in the source region S and the drain region D. FIG.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. In addition, the description of the above embodiment is merely given by way of example with reference to the drawings in order to provide a more thorough understanding of the present invention, it should not be construed as limiting the present invention. In addition, various changes and modifications are possible to those skilled in the art without departing from the basic principles of the present invention.
이상 상술한 바와 같이, 본 발명의 전계효과 트랜지스터의 제조방법은 상기 포토레지스트 및 하드 마스크막(106)을 이온주입 마스크로 사용하여 게이트 영역에 제1 불순물을 선택적 또는 국부적으로 이온주입시키고, 제1 불순물의 이온주입 농도를 줄일 수 있기 때문에 로딩 캐패시턴스를 감소 또는 최소화할 수 있다.As described above, in the method of manufacturing the field effect transistor of the present invention, the first impurity is selectively or locally implanted into the gate region by using the photoresist and the hard mask layer 106 as an ion implantation mask, and the first Since the ion implantation concentration of impurities can be reduced, the loading capacitance can be reduced or minimized.
또한, 본 발명의 전계효과 트랜지스터의 제조방법은 상기 제2 불순물 영역에 상기 제1 불순물을 이온주입시키지 않음에 따라 상기 제1 불순물 영역과 제2 불순물 영역의 접합누설전류를 감소시킬 수 있기 때문에 디렘(DRAM)에서 리프레쉬(refresh) 특성을 향상시킬 수 있다.In addition, the manufacturing method of the field effect transistor of the present invention can reduce the junction leakage current between the first impurity region and the second impurity region by not ion implanting the first impurity into the second impurity region. Refresh characteristics can be improved in (DRAM).
도 1은 본 발명에 따른 전계효과 트랜지스터를 개략적으로 나타낸 평면도이다.1 is a plan view schematically showing a field effect transistor according to the present invention.
도 2 내지 도 7은 도1의 I~I' 및 Ⅱ~Ⅱ'선을 따라 취한 공정 단면도들이다.2 to 7 are cross-sectional views taken along the lines II ′ and II ′ of FIG. 1.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings
100 : 핀 활성영역 102 : 게이트 라인100: fin active region 102: gate line
104 : 실리콘 기판 106 : 하드 마스크막104: silicon substrate 106: hard mask film
111 : 포토레지스트 110 : 소자 분리막111 photoresist 110 device isolation film
112 : 게이트 절연막 114 : 게이트 전극 112 gate insulating film 114 gate electrode
116 : 게이트 상부 절연막 118 : 스페이서 116: gate upper insulating film 118 spacer
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040005605A KR20050077926A (en) | 2004-01-29 | 2004-01-29 | Method for manufacturing field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040005605A KR20050077926A (en) | 2004-01-29 | 2004-01-29 | Method for manufacturing field effect transistor |
Publications (1)
| Publication Number | Publication Date |
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| KR20050077926A true KR20050077926A (en) | 2005-08-04 |
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| KR1020040005605A KR20050077926A (en) | 2004-01-29 | 2004-01-29 | Method for manufacturing field effect transistor |
Country Status (1)
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| KR (1) | KR20050077926A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724561B1 (en) * | 2005-12-20 | 2007-06-04 | 삼성전자주식회사 | Semiconductor device having single side finfet and method of fabricating the same |
| US9184293B2 (en) | 2013-08-09 | 2015-11-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having punch-through stopping regions |
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2004
- 2004-01-29 KR KR1020040005605A patent/KR20050077926A/en not_active Application Discontinuation
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