KR20050071980A - Multi-layer ceramic capacitor structured for reducing inductance - Google Patents
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Abstract
본 발명은 적층 세라믹 커패시터(MLCC: Multi-Layer Ceramic Capacitor)에 관한 것이다. 상기 적층 세라믹 커패시터는 복수의 유전체 세라믹층이 적층되어 형성된 세라믹 적층체; 각각 상기 세라믹층들 사이의 계면을 따라 적층체의 길이 방향 양단에 걸쳐 연장되고 비아홀이 형성된 복수의 제1 내부 전극; 상기 제1 내부 전극의 양단과 전기적으로 연결된 제1 외부 전극; 각각 해당 세라믹층을 개재하고 상기 제1 내부 전극과 교대로 배치되고 상기 비아홀을 통해 서로 전기적으로 연결된 복수의 제2 내부 전극; 상기 세라믹 적층체의 양쪽 측면에서 상기 제2 내부 전극과 전기적으로 연결되도록 상기 세라믹 적층체의 길이 방향 중간 부분에 형성된 제2 외부 전극을 포함한다. 내부 전극의 패턴 및 비아홀을 이용하여 양극층과 음극층 간에 복수의 전류 통로를 형성함으로써 인덕턴스를 낮출 수 있고, 양극과 음극의 단자 거리를 최소화함으로써 전류 흐름의 길이를 최소화할 수 있다.The present invention relates to a multilayer ceramic capacitor (MLCC). The multilayer ceramic capacitor may include a ceramic laminate formed by stacking a plurality of dielectric ceramic layers; A plurality of first internal electrodes extending through both lengthwise ends of the laminate along the interface between the ceramic layers and having via holes formed therein; First external electrodes electrically connected to both ends of the first internal electrodes; A plurality of second internal electrodes interposed between the first internal electrodes and electrically connected to each other through the via holes, respectively, through the corresponding ceramic layers; And a second external electrode formed at a middle portion in the longitudinal direction of the ceramic laminate so as to be electrically connected to the second internal electrodes at both sides of the ceramic laminate. Inductance can be reduced by forming a plurality of current paths between the anode layer and the cathode layer by using the internal electrode pattern and the via hole, and the length of the current flow can be minimized by minimizing the terminal distance between the anode and the cathode.
Description
본 발명은 적층 세라믹 커패시터(MLCC: Multi-Layer Ceramic Capacitor)에 관한 것으로, 내부 전극의 패턴 및 비아홀을 이용하여 양극층과 음극층 간에 복수의 전류 통로를 형성함으로써 인덕턴스를 낮출 수 있고 양극과 음극의 단자 거리를 최소화함으로써 전류 흐름의 길이를 최소화할 수 있는 적층 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor (MLCC). By using a plurality of internal electrode patterns and via holes, a plurality of current paths may be formed between the anode layer and the cathode layer to reduce inductance, and The present invention relates to a multilayer ceramic capacitor capable of minimizing the length of current flow by minimizing the terminal distance.
휴대통신 및 컴퓨터의 동작 주파수가 GHz 대역으로 고주파화 됨에 따라, 부품의 고주파 특성이 매우 중요하게 되었다. 예를 들어, 커패시터의 경우, 저주파에서는 순수한 커패시턴스 특성을 나타내지만, 고주파로 갈수록 기생적으로 인덕턴스(ESL) 또는 저항의 성분이 발생하게 된다. 기생적으로 발생된 저항(ESR)의 경우에는 필요 없는 전력을 소모하게 되고, 특히 인덕턴스의 경우에는 공진 주파수를 낮추게 하여 부품의 사용 범위를 제한하게 되거나 임피던스 값을 증가시켜 신호에 대한 응답 속도를 늦게 한다. 커패시터의 공진 주파수(f 0 )는 수학식 식 1과 같이 정의될 수 있다.As the operating frequencies of mobile communication and computers have been high frequency in the GHz band, the high frequency characteristics of components have become very important. For example, in the case of a capacitor, pure capacitance characteristics are exhibited at low frequencies, but components of inductance (ESL) or resistance are parasitically generated at higher frequencies. Parasitic generated resistance (ESR) consumes unnecessary power, especially in inductance, which lowers the resonant frequency, limiting the range of use of components or increasing impedance, resulting in slower response to signals. do. The resonance frequency f 0 of the capacitor may be defined as in Equation 1.
여기서, L은 고주파에서 발생되는 인덕턴스이다, 커패시터의 등가회로는 위와 같은 공진 주파수를 갖게 되고, 이 공진 주파수 이상의 영역에서는 사용할 수 없게 된다.Here, L is an inductance generated at a high frequency. The equivalent circuit of the capacitor has the above resonant frequency and cannot be used in the region above this resonant frequency.
또한 개인용 PC나 워크 스테이션(Work station) 등 MPU(Micro-Processing Unit)에 전원을 공급하는 회로에서 디커플링(decoupling) 커패시터로 이용되기 위해서는 낮은 인덕턴스 특성을 가지는 커패시터가 필요하다. In addition, capacitors with low inductance are required to be used as decoupling capacitors in circuits supplying micro-processing units (MPUs) such as personal PCs or work stations.
인덕턴스는 전류의 흐름에 의하여 발생된다. 예를 들어, 가장 보편적인 적층형 커패시터는 다층의 유전체 물질과 내부전극이 반복적으로 적층되는 구조이다. 이러한 구조에서는 첫 번째 전극층(+)과 두 번째 전극층(-)의 끝단에 단자 전극을 형성하게 된다. 이러한 방식에서의 전류의 흐름은 첫 번째 전극의 단자 전극에서 출발하여 첫 번째 전극의 내부전극을 통과하고 첫 번째 전극과 두 번째 전극 사이의 유전체 층을 통과한 후, 두 번째 전극의 내부전극에서 두 번째 전극의 단자 전극에 이르게 된다. 이러한 전류의 흐름에 의하여 자속(Magnetic flux)이 발생되어 인덕턴스를 발생시키게 된다.Inductance is generated by the flow of current. For example, the most common multilayer capacitor is a structure in which a multilayer dielectric material and internal electrodes are repeatedly stacked. In this structure, terminal electrodes are formed at ends of the first electrode layer (+) and the second electrode layer (-). The flow of current in this manner starts at the terminal electrode of the first electrode, passes through the inner electrode of the first electrode, passes through the dielectric layer between the first electrode and the second electrode, and then The terminal electrode of the first electrode is reached. Magnetic flux is generated by the flow of current to generate inductance.
이러한 상황에서 낮은 인덕턴스를 갖는 커패시터를 구현하기 위하여 2가지 관점에서 개발되어 왔다.In this situation, it has been developed in two aspects to realize a capacitor having a low inductance.
첫 번째 관점은 적층 세라믹 커패시터에서 유도되는 자속을 효과적으로 상쇄 시킴으로써 인덕턴스를 낮출 수 있다. 자속을 효과적으로 상쇄시키기 위해서는 적층 세라믹 커패시터 내에서 전류의 흐름이 다양한 방향으로 흘러서 서로 상쇄될 수 있어야 한다.The first aspect is that the inductance can be lowered by effectively canceling the magnetic flux induced in the multilayer ceramic capacitor. In order to effectively cancel the magnetic flux, the current flow in the multilayer ceramic capacitor must be able to cancel each other by flowing in various directions.
이러한 점을 이용하여, 미국특허 제4814940호의 경우, 적층 세라믹 커패시터 내부 전극의 패턴을 조정하여 들어오는 전류의 방향과 나가는 전류의 방향을 180도에 가깝게 하여, 전류의 방향을 상쇄시키고자 하였다. 하지만 이 방법은 인덕턴스 저감 효과가 크지 않다는 단점을 갖는다.Using this point, in the case of US Pat. No. 4,448,940, the pattern of the internal electrode of the multilayer ceramic capacitor was adjusted to make the direction of the incoming current and the outgoing current close to 180 degrees, thereby canceling the direction of the current. However, this method has the disadvantage that the inductance reduction effect is not great.
한국특허출원 제2000-0024339호에서는 비아홀(via-hole)을 이용하여 인접한 두 층의 전류의 흐름을 반대로 함으로써 인덕턴스를 낮추고자 하였다. 이 경우에는 내부 전극의 길이가 길어지고, 전류의 흐름은 반대이어서 인덕턴스를 낮출 수 있다. 하지만, 내부 전극층이 양극 및 음극이 반복되는 일반적인 적층 세라믹 커패시터와는 달리, 같은 전극이 접하는 경우가 발생되므로 대용량의 커패시턴스를 얻기 어려운 구조이다.In Korean Patent Application No. 2000-0024339, a via-hole is used to reduce the inductance by reversing the flow of current between two adjacent layers. In this case, the length of the internal electrode is increased, and the flow of current is reversed, thereby lowering the inductance. However, unlike a general multilayer ceramic capacitor in which an anode and a cathode are repeated in the internal electrode layer, the same electrode is in contact with each other, so that a large capacity capacitance is difficult to obtain.
두 번째 관점은 첫 번째 전극에서 두 번째 전극에 이르는 단자간의 거리를 최소화하고 전류가 흐르는 다수의 통로를 형성하여 인덕턴스 발생을 최소화하는 것이다. 이러한 관점에서 미국특허 제6477032호는 비아홀 전극을 이용하여 양극과 음극 사이의 거리를 최소화하여 인덕턴스를 줄이고자 하였다.The second aspect is to minimize the distance between the terminals from the first electrode to the second electrode and to form a plurality of passages through which current flows to minimize inductance generation. In this regard, U.S. Patent No. 6477032 attempts to reduce inductance by using a via hole electrode to minimize the distance between the anode and the cathode.
그러나, 단자를 실장하기 위하여 복잡한 회로 설계가 필요하며, 한 쪽 전극을 제품의 4면을 따라 도포하는 방법이 실제 제조 공법상 용이하지 않으므로 적용하기 어렵다.However, in order to mount the terminal, a complicated circuit design is required, and a method of applying one electrode along four sides of the product is difficult to apply because it is not easy in the actual manufacturing method.
따라서 본 발명은 전술한 종래 기술의 문제를 해결하기 위해 안출된 것이다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art.
본 발명의 목적은 내부 전극의 패턴 및 비아홀을 이용하여 양극층과 음극층 간에 복수의 전류 통로를 형성함으로써 인덕턴스를 낮출 수 있도록 구성된 적층 세라믹 커패시터를 제공하는 것이다.It is an object of the present invention to provide a multilayer ceramic capacitor configured to reduce inductance by forming a plurality of current paths between an anode layer and a cathode layer using patterns of internal electrodes and via holes.
본 발명의 다른 목적은 양극과 음극의 단자 거리를 최소화함으로써 전류 흐름의 길이를 최소화할 수 있는 적층 세라믹 커패시터를 제공하는 것이다. Another object of the present invention is to provide a multilayer ceramic capacitor capable of minimizing the length of current flow by minimizing the terminal distance between the anode and the cathode.
전술한 본 발명의 목적을 달성하기 위한 본 발명의 특징에 따라 제공되는 적층 세라믹 커패시터는 복수의 유전체 세라믹층이 적층되어 형성된 세라믹 적층체; 각각 상기 세라믹층들 사이의 계면을 따라 적층체의 길이 방향 양단에 걸쳐 연장되고 비아홀이 형성된 복수의 제1 내부 전극; 상기 제1 내부 전극의 양단과 전기적으로 연결된 제1 외부 전극; 각각 해당 세라믹층을 개재하고 상기 제1 내부 전극과 교대로 배치되고 상기 비아홀을 통해 서로 전기적으로 연결된 복수의 제2 내부 전극; 상기 세라믹 적층체의 양쪽 측면에서 상기 제2 내부 전극과 전기적으로 연결되도록 상기 세라믹 적층체의 길이 방향 중간 부분에 형성된 제2 외부 전극을 포함한다.The multilayer ceramic capacitor provided according to the features of the present invention for achieving the above object of the present invention comprises a ceramic laminate formed by laminating a plurality of dielectric ceramic layers; A plurality of first internal electrodes extending through both lengthwise ends of the laminate along the interface between the ceramic layers and having via holes formed therein; First external electrodes electrically connected to both ends of the first internal electrodes; A plurality of second internal electrodes interposed between the first internal electrodes and electrically connected to each other through the via holes, respectively, through the corresponding ceramic layers; And a second external electrode formed at a middle portion in the longitudinal direction of the ceramic laminate so as to be electrically connected to the second internal electrodes at both sides of the ceramic laminate.
상기 적층 세라믹 커패시터에 있어서, 상기 비아홀은 상기 세라믹 적층체의 길이 방향 중간에 폭 방향으로 복수로 형성됨이 바람직하다.In the multilayer ceramic capacitor, the via hole may be formed in plural in a width direction in the middle of a length direction of the ceramic laminate.
또한, 상기 비아홀은 최상단 내부 전극으로부터 최하단 내부 전극까지 연속해서 형성되고, 상기 제2 내부 전극은 상기 비아홀을 통해 서로 전기적으로 연결됨이 바람직하다.In addition, the via hole may be continuously formed from an uppermost inner electrode to a lowermost inner electrode, and the second inner electrodes may be electrically connected to each other through the via hole.
또한, 상기 적층 세라믹 커패시터는 상기 제2 내부 전극을 서로 전기적으로 연결하도록 상기 비아홀을 통해 연장되는 도전체; 및 상기 도전체를 상기 제2 내부 전극으로부터 전기 절연시키도록 상기 비아홀 내의 상기 도전체 둘레에 충전되는 절연체를 더 포함한다.The multilayer ceramic capacitor may further include a conductor extending through the via hole to electrically connect the second internal electrode to each other; And an insulator charged around the conductor in the via hole to electrically insulate the conductor from the second internal electrode.
상기 적층 세라믹 커패시터에 있어서, 제2 외부 전극은 상기 세라믹 적층체의 길이 방향 중간 부분의 둘레에 이어져 형성됨이 바람직하다.In the multilayer ceramic capacitor, the second external electrode is preferably formed to extend around the middle portion of the ceramic laminate in the longitudinal direction.
한편, 제1 외부 전극은 양극 또는 음극일 수 있으며, 제2 외부 전극은 음극 또는 양극일 수 있다.Meanwhile, the first external electrode may be an anode or a cathode, and the second external electrode may be a cathode or an anode.
본 발명의 여러 가지 특징 및 장점을 첨부도면과 연계하여 하기와 같이 상세히 설명한다.Various features and advantages of the present invention will be described in detail as follows in connection with the accompanying drawings.
도 1은 제1 및 제2 내부 전극을 포함하는 본 발명의 적층 세라믹 커패시터의 세라믹 적층체의 사시도이고, 도 2는 도 1의 제1 전극의 평면도이며, 도 3은 도 1의 제2 전극의 평면도이다.1 is a perspective view of a ceramic laminate of a multilayer ceramic capacitor of the present invention including first and second internal electrodes, FIG. 2 is a plan view of the first electrode of FIG. 1, and FIG. 3 is a view of the second electrode of FIG. 1. Top view.
도 1 내지 3을 참조하면, 세라믹 적층체(12)는 복수의 유전체 세라믹층(14)을 적층하여 형성되며, 이들 세라믹층(14) 사이의 계면을 따라 제1 및 제2 내부 전극(16, 26)이 교대로 배치되어 있다.1 to 3, the ceramic laminate 12 is formed by stacking a plurality of dielectric ceramic layers 14, and the first and second internal electrodes 16, along the interface between the ceramic layers 14, are formed. 26 are alternately arranged.
도 2에 도시된 바와 같이, 각각의 제1 내부 전극(16)은 해당 세라믹층(14)들 사이의 계면을 따라 적층체(12)의 양단(12a, 12b)에 걸쳐 연장되어 있다. 하나의 제1 내부 전극(16)은 세 개의 비아홀(18)이 형성되어 있고 이 비아홀(18) 내에는 절연체(20)로 둘러싸인 전도체(22)가 충진되어 있다. 이때, 상기 비아홀(18)은 최상단의 내부 전극(16)으로부터 최하단의 내부 전극(16)까지 서로 대응하는 위치에 형성된다.As shown in FIG. 2, each first internal electrode 16 extends across both ends 12a and 12b of the stack 12 along the interface between the corresponding ceramic layers 14. One first internal electrode 16 has three via holes 18 formed therein and is filled with a conductor 22 surrounded by an insulator 20 in the via holes 18. In this case, the via holes 18 are formed at positions corresponding to each other from the innermost electrode 16 at the uppermost end to the innermost electrode 16 at the lowermost end.
또한 제1 내부 전극(16)은 양쪽 측면에 만입부(24)가 형성되어 있고 이 만입부(24)는 제1 내부 전극(16)이 도 1에서와 같이 세라믹층(14) 및 제2 내부 전극(26)과 함께 적층될 때 (점선으로 도시된) 세라믹층의 일부(14a)에 의해 채워진다.In addition, the first internal electrode 16 has indents 24 formed on both sides thereof, and the indents 24 have the first internal electrode 16 as shown in FIG. When stacked together with the electrode 26 it is filled by a portion 14a of the ceramic layer (shown in dashed lines).
도 3에 도시된 바와 같이, 각각의 제2 내부 전극(26)은 제1 내부 전극(16)보다는 짧은 길이로 형성되어 적층체(12)의 양단(12a, 12b)에 미치지 않게 연장되어 있다. 하나의 제2 내부 전극(26)은 제1 내부 전극(16)의 비아홀(18)에 대응하는 위치에 세 개의 비아홀이 형성되고 이 비아홀은 전도체(22)로 채워져 있다. 한편, 제2 내부 전극(26)의 양쪽 측면은 돌출하여 연결부(30)를 형성하고 있다. As shown in FIG. 3, each of the second internal electrodes 26 is formed to have a shorter length than the first internal electrodes 16 so as not to extend beyond both ends 12a and 12b of the stack 12. One second internal electrode 26 is formed with three via holes at positions corresponding to the via holes 18 of the first internal electrode 16, and the via holes are filled with the conductors 22. On the other hand, both side surfaces of the second internal electrode 26 protrude to form the connection portion 30.
제2 내부 전극(26)이 도 1에서와 같이 세라믹층(14) 및 제2 내부 전극(26)과 함께 적층되면, 적층체(12)의 양단(12a, 12b)과 제2 내부 전극(26)의 양단 사이의 간격 부분은 세라믹층의 일부(14b)에 의해 채워지고, 전도체(22)는 제1 내부 전극(16)의 비아홀(18) 내의 전도체(22)와 결합되어 제2 내부 전극(26)들을 서로 전기적으로 연결시키며, 연결부(30)는 제2 내부 전극(26)을 후술하는 제2 외부 전극(*)과 전기적으로 연결시키도록 적층체(12)의 양쪽 측면에 노출된다.When the second internal electrode 26 is stacked together with the ceramic layer 14 and the second internal electrode 26 as shown in FIG. 1, both ends 12a and 12b of the laminate 12 and the second internal electrode 26 are formed. The gap portion between both ends of the () is filled by the portion 14b of the ceramic layer, the conductor 22 is coupled with the conductor 22 in the via hole 18 of the first inner electrode 16 to the second inner electrode ( 26 are electrically connected to each other, and the connection part 30 is exposed on both sides of the stack 12 to electrically connect the second internal electrode 26 to the second external electrode * which will be described later.
한편, 전도체(22)는 바람직하게는 솔더에 의해 형성되며, 적층체(12)의 상면과 하면에 노출된다. 즉 비아홀은 제1 내부 전극(16)과 제1 내부 전극(26)뿐만 아니라 세라믹층(14)에도 형성되어 전체 적층체(12)를 상하로 관통하고 세라믹층(14)의 일부인 절연체(20)로 둘러싸인 전도체(22)가 비아홀을 통해 연장되어 있음을 알 수 있다.On the other hand, the conductor 22 is preferably formed of solder and is exposed to the upper and lower surfaces of the laminate 12. That is, the via hole is formed in the ceramic layer 14 as well as the first internal electrode 16 and the first internal electrode 26 to penetrate the entire stack 12 up and down, and is an insulator 20 that is part of the ceramic layer 14. It can be seen that the conductor 22 surrounded by elongates through the via hole.
도 4는 도 1의 적층체에 제1 및 제2 외부 전극이 부착된 본 발명에 따른 적층 세라믹 커패시터의 사시도이고, 도 5는 도 4의 A-A 선을 따라 절단한 단면도이며, 도 6은 도 4의 B-B 선을 따라 절단한 단면도이다.4 is a perspective view of a multilayer ceramic capacitor according to the present invention having first and second external electrodes attached to the laminate of FIG. 1, FIG. 5 is a cross-sectional view taken along line AA of FIG. 4, and FIG. 6 is FIG. 4. Sectional drawing cut along the BB line of the.
도 4 내지 6을 선행하는 도 1 내지 3과 함께 참조하면, 적층체(12)의 양단에 제1 외부 전극(32)이 도포되어 제1 내부 전극(16)의 양단과 전기적으로 연결되어 있다. 이때 제1 외부 전극(32)은 디핑(dipping) 또는 침지에 의해 도포됨이 바람직하다. 한편, 적층체(12)의 길이 방향 중간 부분에는 제2 외부 전극(34)이 도포되어 제2 내부 전극(26)의 연결부(30)와 전기적으로 연결되어 있다. 이때, 제2 외부 전극(34)은 적층체(12)의 길이 방향 중간 부분을 둘러싸도록 도포기를 이용하여 형성됨이 바람직하다.Referring to FIGS. 4 to 6, the first external electrode 32 is applied to both ends of the stack 12 and electrically connected to both ends of the first internal electrode 16. In this case, the first external electrode 32 is preferably applied by dipping or dipping. Meanwhile, the second external electrode 34 is coated on the middle portion of the laminate 12 in the longitudinal direction, and is electrically connected to the connection portion 30 of the second internal electrode 26. At this time, the second external electrode 34 is preferably formed using an applicator to surround the longitudinal middle portion of the laminate 12.
도 5를 참조하면, 제1 외부 단자(32)가 적층체(12)의 양단을 둘러싸고 있고, 제1 내부 단자(16)는 양단이 제1 외부 단자(32)와 전기적으로 연결되어 있으며, 제2 내부 단자(26)는 제1 내부 단자(16)와 교대로 배치되어 있다. 상기 내부 단자(16)의 비아홀(18)은 전도체(22)가 관통하고, 이 전도체(22)를 세라믹층(14)의 일부를 이루는 절연체(20)가 둘러싸서 비아홀(18)과 전도체(22) 사이의 전기적 연결을 차단하고 있다.Referring to FIG. 5, the first external terminal 32 surrounds both ends of the stack 12, and both ends of the first internal terminal 16 are electrically connected to the first external terminal 32. The second internal terminals 26 are alternately arranged with the first internal terminals 16. The via hole 18 of the inner terminal 16 penetrates the conductor 22, and the conductor 22 is surrounded by an insulator 20 forming a part of the ceramic layer 14, so that the via hole 18 and the conductor 22 are surrounded by the conductor 22. ) Is disconnecting electrical connections.
도 6에서, 제2 외부 단자(34)가 적층체(12)의 길이 방향 중간 부분을 둘러싸고 있고, 제2 내부 단자(26)는 양쪽 측면의 연결부(30)가 제2 외부 단자(34)와 직접 전기적으로 연결되고 또한 전도체(22)에 의해 상하로 제2 외부 단자(34)와 전기적으로 연결되어 있다.In FIG. 6, the second external terminal 34 surrounds the longitudinal middle portion of the stack 12, and the second internal terminal 26 has the connection portions 30 on both sides thereof with the second external terminal 34. It is directly electrically connected and is electrically connected with the second external terminal 34 up and down by the conductor 22.
이때, 제1 외부 단자(32)를 양극에 제2 외부 단자(34)를 음극에 연결하며, 이와 달리 제1 외부 단자(32)를 음극에 제2 외부 단자(34)를 양극에 연결할 수도 있다.In this case, the first external terminal 32 may be connected to the positive electrode, and the second external terminal 34 may be connected to the negative electrode. Alternatively, the first external terminal 32 may be connected to the negative electrode and the second external terminal 34 may be connected to the positive electrode. .
이와 같은 구성에 따르면, 제1 내부 전극(16)은 양단에서 제1 외부 단자(32)에 연결되고, 제2 내부 전극(26)은 양 측면에서 제2 외부 단자(34)에 연결되고 또한 전도체(22)에 의해 상하로 연결된다. 이렇게 되면, 전류 통로를 최대화시킬 수 있을 뿐만 아니라 양극과 음극간의 거리를 최소화할 수 있다. 또한 양극과 음극간에 다양한 전류 통로가 형성되므로 전류 흐름에 의해 발생되는 자속을 서로 상쇄시킬 수 있다.According to this configuration, the first inner electrode 16 is connected to the first outer terminal 32 at both ends, and the second inner electrode 26 is connected to the second outer terminal 34 at both sides and is also a conductor. It is connected up and down by 22. This not only maximizes the current path but also minimizes the distance between the anode and the cathode. In addition, since various current paths are formed between the anode and the cathode, magnetic fluxes generated by the current flow can be canceled with each other.
전술한 바와 같은 본 발명의 적층 세라믹 커패시터는 제1 내부 전극의 양단에 제1 외부 전극이 전기적으로 연결되고 제2 내부 전극의 측면과 제2 외부 전극이 전기적으로 연결되고 또한 제2 내부 전극이 전도체에 의해 서로 전기적으로 연결됨으로써 전류의 통로의 수가 최대화되어 낮은 인덕턴스를 구현할 수 있다. 또한, 상기 적층 세라믹 커패시터 구조는 실장을 위한 복잡한 패턴 설계를 피할 수 있으며, 패턴의 면적을 최대화할 수 있으므로 고용량의 커패시터에 적용할 수 있다. 또한, 일반 칩 부품 제조용 장비를 이용하여 디핑과 같이 간단한 방법으로 외부 전극을 쉽게 형성할 수 있으므로, 본 발명의 적층 세라믹 커패시터를 용이하게 적용할 수 있다.In the multilayer ceramic capacitor of the present invention as described above, the first external electrode is electrically connected to both ends of the first internal electrode, the side of the second internal electrode and the second external electrode are electrically connected, and the second internal electrode is a conductor. By electrically connecting with each other, the number of passages of current can be maximized to achieve low inductance. In addition, the multilayer ceramic capacitor structure can avoid a complicated pattern design for mounting and can be applied to a high capacity capacitor because the area of the pattern can be maximized. In addition, since the external electrode can be easily formed by a simple method such as dipping by using general chip component manufacturing equipment, the multilayer ceramic capacitor of the present invention can be easily applied.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the preferred embodiments of the present invention, those skilled in the art may vary the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that modifications and variations can be made.
도 1은 본 발명의 적층 세라믹 커패시터에 사용되는 세라믹 적층체의 사시도이다.1 is a perspective view of a ceramic laminate used in a multilayer ceramic capacitor of the present invention.
도 2는 도 1의 제1 전극의 평면도이다.FIG. 2 is a plan view of the first electrode of FIG. 1.
도 3은 도 1의 제2 전극의 평면도이다.3 is a plan view of the second electrode of FIG. 1.
도 4는 도 1의 적층체에 제1 및 제2 외부 전극이 부착된 본 발명에 따른 적층 세라믹 커패시터의 사시도이다.4 is a perspective view of a multilayer ceramic capacitor according to the present invention with first and second external electrodes attached to the laminate of FIG. 1.
도 5는 도 4의 A-A 선을 따라 절단한 단면도이다.FIG. 5 is a cross-sectional view taken along the line A-A of FIG. 4.
도 6은 도 4의 B-B 선을 따라 절단한 단면도이다.6 is a cross-sectional view taken along line B-B of FIG. 4.
<도면의 주요 부분의 부호의 설명><Explanation of symbols of main parts in drawings>
10: 적층 세라믹 커패시터 12: 세라믹 적층체10: multilayer ceramic capacitor 12: ceramic laminate
14: 세라믹층 16, 26: 내부 전극14: ceramic layer 16, 26: internal electrode
18: 비아홀 20: 절연체18: via hole 20: insulator
22: 전도체 32, 34: 외부 전극22: conductor 32, 34: external electrode
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