KR100967059B1 - Ltcc board with embedded capacitors - Google Patents

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Abstract

본 발명은 신호손실을 저감할 수 있는 신호용 비아를 갖는 캐패시터 내장형 LTCC 기판을 제공하기 위한 것으로, 본 발명은 적어도 하나 이상의 유전체층과 내부전극층이 교대로 적층된 캐패시터; 상기 캐패시터를 관통하여 형성된 적어도 하나 이상의 제1 신호용 비아; 및 상기 신호용 비아와 이격되어 감싸도록 형성된 캐비티를 구비한 캐패시터 내장형 LTCC 기판을 형성함으로써, 신호용 비아를 흐르는 신호의 손실이나 잡음의 영향을 줄일 수 있어 캐패시터 내장형 LTCC 기판이 사용되는 전체 시스템의 성능을 향상시키는 효과가 있다.The present invention provides a capacitor-embedded LTCC substrate having a signal via capable of reducing signal loss. The present invention provides a capacitor comprising: a capacitor in which at least one dielectric layer and an internal electrode layer are alternately stacked; At least one first signal via formed through the capacitor; And forming a capacitor-embedded LTCC substrate having a cavity formed so as to be spaced apart from the signal via, thereby reducing the effects of signal loss or noise flowing through the signal via, thereby improving performance of the entire system in which the capacitor-embedded LTCC substrate is used. It is effective to let.

도전성 비아홀, 신호용 비아, 캐패시터 Conductive Via Hole, Signal Via, Capacitor

Description

캐패시터 내장형 ＬＴＣＣ 기판{LTCC BOARD WITH EMBEDDED CAPACITORS}LTC boards with built-in capacitors {LTCC BOARD WITH EMBEDDED CAPACITORS}

본 발명은 저온동시소성 세라믹(low temperature co-fired ceramic: LTCC) 기판에 관한 것으로, 특히, 신호손실을 저감할 수 있는 신호용 비아를 갖는 캐패시터 내장형 LTCC 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to low temperature co-fired ceramic (LTCC) substrates, and more particularly, to a capacitor embedded LTCC substrate having signal vias that can reduce signal loss.

근래, 다양한 전자제품의 소형화 및 고주파화 추세에 따라, 전자제품에 내장되는 부품의 소형화, 경량화 및 다기능화에 대한 요구가 증가 되고 있다. 또한, 최근 전자제품에서는 각 기능 모듈간의 여러 전원분배에 대한 노이즈 및 결합 노이즈 발생에 대비하여 디커플링을 위한 고용량의 캐패시터가 크게 요구되므로, 기존의 표면실장형 캐패시터의 수의 증가로 인해 기판 또는 모듈의 크기나 높이가 커지는 문제가 있다.Recently, according to the trend of miniaturization and high frequency of various electronic products, there is an increasing demand for miniaturization, light weight, and multifunctionality of components embedded in electronic products. In addition, in recent years, electronic devices require a large capacity capacitor for decoupling in preparation for noise and coupling noise of various power distributions between functional modules. Therefore, the increase in the number of surface mount capacitors increases the number of substrates or modules. There is a problem of increasing size or height.

따라서 통상적으로 디커플링 캐패시터로서 적층형 칩 캐패시터(MLCC)가 주로 사용되며, 이러한 디커플링 캐패시터는 하나의 전자제품에 수십개 정도가 실장되므로, 전체 모듈 크기를 축소하는데 어려움이 있다. 또한, 전원단의 거리에 따라 추 가적으로 기생 인덕턴스가 증가하는 문제점이 있다.Therefore, a stacked chip capacitor (MLCC) is generally used as a decoupling capacitor, and since such decoupling capacitors are mounted in several dozen electronic devices, it is difficult to reduce the overall module size. In addition, there is a problem that the parasitic inductance additionally increases according to the distance of the power stage.

이러한 문제를 해결하기 위해서 전원단과 칩 사이의 거리를 최소화하기 위해 종래에는 적층형 캐패시터를 관통하는 신호라인을 형성하였다.In order to solve this problem, in order to minimize the distance between the power supply terminal and the chip, a signal line penetrating through the stacked capacitor is conventionally formed.

도 1은 종래 캐패시터 내장형 다층 세라믹 기판의 수직 단면도를 나타낸 것이다. 도 1에 도시된 바와 같이, 종래 캐패시터 내장형 다층 세라믹 기판(10)은 내부전극(12a, 12b) 사이에 유전체층(11a, 11b)이 배치되는 내장형 캐패시터를 갖는다. 유전체층(11a, 11b)은 내부전극(12a, 12b) 사이의 캐패시턴스 값을 증가시키기 위해 고유전율 물질로 이루어진다. 내부전극(12a, 12b)은 각각 서로 다른 극성을 갖도록 형성되어 캐패시터의 전극을 형성한다. 1 is a vertical cross-sectional view of a conventional multilayer capacitor ceramic substrate embedded with a capacitor. As shown in FIG. 1, the conventional capacitor embedded multilayer ceramic substrate 10 has an embedded capacitor having dielectric layers 11a and 11b disposed between the internal electrodes 12a and 12b. The dielectric layers 11a and 11b are made of a high dielectric constant material to increase the capacitance value between the internal electrodes 12a and 12b. The internal electrodes 12a and 12b are formed to have different polarities, respectively, to form electrodes of the capacitor.

다층 세라믹 기판(10)에는 내장형 캐패시터를 이루는 내부전극(12a, 12b), 유전체 시트(11a, 11b)를 관통하는 도전성 비아홀(17, 18) 및 신호용 비아(13)가 형성되어 있다. 도전성 비아홀(17, 18) 및 신호용 비아(13)의 상단 및 하단에는 외부 회로와 연결될 수 있는 패드(19)가 형성되어 있다. 이 패드(19)는 또한, 플립칩 본딩을 위한 본딩패드로 사용될 수 있다. In the multilayer ceramic substrate 10, internal electrodes 12a and 12b constituting an embedded capacitor, conductive via holes 17 and 18 penetrating through the dielectric sheets 11a and 11b, and signal vias 13 are formed. Pads 19 may be formed at upper and lower ends of the conductive via holes 17 and 18 and the signal via 13. This pad 19 can also be used as a bonding pad for flip chip bonding.

도전성 비아홀(17, 18)은 외부회로와 연결되어 직류(DC) 전류가 흐르는 통로로 사용된다. 또한, 각각의 도전성 비아홀(17, 18)은 외부회로의 직류신호 및 접지 신호라인으로 작동할 수 있다. 이러한 도전성 비아홀(17, 18)은 각각 교대로 배치된 내부전극(12a, 12b)에 연결된다. 따라서, 내부전극(12a, 12b)은 각각 (+)전극 및 (-)전극의 역할을 하게 된다. The conductive via holes 17 and 18 are connected to an external circuit and used as a passage through which direct current (DC) current flows. In addition, each of the conductive via holes 17 and 18 may operate as a DC signal and a ground signal line of an external circuit. The conductive via holes 17 and 18 are connected to the internal electrodes 12a and 12b which are alternately arranged. Accordingly, the internal electrodes 12a and 12b serve as positive (+) electrodes and negative (-) electrodes, respectively.

신호용 비아(13)는 캐패시터 내장형 다층 세라믹 기판(10)을 관통하여 형성되며, 내부전극(12a, 12b)과는 접촉되지 않고, 고유전율의 유전체 시트(11a, 11b)와 직접 접촉되어 있다. 이러한 구조를 구현하기 위해서 내부전극(12)은 신호용 비아(13)의 직경보다 큰 직경을 갖는 홀을 갖도록 인쇄하는 것이 바람직하다. 또한, 신호용 비아(13)는 내장형 캐패시터에 연결되는 칩으로부터의 RF 신호를 전달하기 위한 통로로 사용된다. The signal via 13 is formed through the capacitor-embedded multilayer ceramic substrate 10, and is not in contact with the internal electrodes 12a and 12b, but is in direct contact with the dielectric sheets 11a and 11b having high dielectric constant. In order to realize such a structure, the internal electrode 12 is preferably printed to have a hole having a diameter larger than that of the signal via 13. In addition, the signal via 13 is used as a passage for transmitting an RF signal from a chip connected to an embedded capacitor.

상술한 종래 캐패시터 내장형 다층 세라믹 기판(10)을 관통하는 신호용 비아(13)를 형성하는 경우에는, 신호용 비아(13)를 통해 흐르는 RF 신호가 고유전율의 유전체 시트(11a, 11b)에 의해 신호 손실이 생길 수 있다. 이는 내부 패턴간의 기생 캐패시턴스가 고유전율로 인하여 높은 값의 캐패시턴스로 나타나게 되고, 이렇게 나타나는 기생성분은 주파수가 높아질수록 임피던스가 낮아져서 신호손실이 증가하는 문제점이 있다. In the case of forming the signal via 13 passing through the conventional capacitor-embedded multilayer ceramic substrate 10 described above, the RF signal flowing through the signal via 13 is lost by the high dielectric constant dielectric sheets 11a and 11b. This can happen. This is because the parasitic capacitance between internal patterns is represented by high capacitance due to the high dielectric constant, and the parasitic components appearing in this way have a problem in that the signal loss increases due to the lower impedance as the frequency is increased.

본 발명은 상술한 종래의 문제점을 개선하기 위해, RF 신호의 손실을 저감시킬 수 있는 신호용 비아의 형태를 가지는 캐패시터 내장형 LTCC 기판을 제공하고자 한다.The present invention is to provide a capacitor-embedded LTCC substrate having a form of a signal via which can reduce the loss of the RF signal in order to improve the above-mentioned conventional problems.

상술한 기술적 과제를 달성하기 위해, 본 발명의 일실시 형태에 따른 캐패시터 내장형 LTCC 기판은, 적어도 하나 이상의 유전체층과 내부전극층이 교대로 적층된 캐패시터; 상기 캐패시터를 관통하여 형성된 적어도 하나 이상의 제1 신호용 비아; 및 상기 신호용 비아와 이격되어 감싸도록 형성된 캐비티;를 포함한다.In order to achieve the above technical problem, a capacitor-embedded LTCC substrate according to an embodiment of the present invention, a capacitor in which at least one dielectric layer and the internal electrode layer alternately stacked; At least one first signal via formed through the capacitor; And a cavity formed to surround the signal via and spaced apart from the signal via.

바람직하게는, 상기 캐패시터 내장형 LTCC 기판은, 상기 캐패시터의 상하면에 각각 적층되며, 제2 신호용 비아가 관통 형성된 제1 및 제2 절연층;을 더 포함할 수 있다.Preferably, the capacitor embedded LTCC substrate may further include first and second insulating layers stacked on upper and lower surfaces of the capacitor and having second signal vias therethrough.

바람직하게는, 상기 제1 및 제2 절연층은 상기 유전체층보다 낮은 유전율의 물질로 이루어질 수 있으며, 상기 캐패시터는 상기 내부전극층이 형성되지 않은 유전체층 영역을 가지며, 상기 신호용 비아는 상기 내부전극층이 형성되지 않은 유전체층 영역을 관통하여 상기 제2 신호용 비아와 서로 연결되도록 형성될 수 있다.Preferably, the first and second insulating layers may be formed of a material having a lower dielectric constant than the dielectric layer, and the capacitor may have a dielectric layer region in which the internal electrode layer is not formed, and the signal via has no internal electrode layer. It may be formed so as to be connected to the second signal vias through the non-dielectric layer region.

바람직하게는, 상기 캐패시터는 상기 신호용 비아와 상기 캐비티 사이의 이격된 공간에 상기 유전체층과 유전율이 동일하거나 더 높은 물질로 이루어진 절연체를 가질 수 있으며, 상기 캐비티 및 절연체는 상기 신호용 비아와 동축을 갖는 원통형일 수 있다. 또한, 상기 캐비티는 상기 유전체층의 적층방향에 대해, 상기 절연체의 수직 단면적보다 큰 수직 단면적을 가질 수 있으며, 상기 캐비티 및 절연체는 수평 단면적의 형상이 링 모양일 수 있다.Preferably, the capacitor may have an insulator made of a material having the same or higher dielectric constant as the dielectric layer in the spaced space between the signal via and the cavity, wherein the cavity and the insulator are cylindrical having coaxiality with the signal via. Can be. In addition, the cavity may have a vertical cross-sectional area larger than a vertical cross-sectional area of the insulator with respect to the stacking direction of the dielectric layer, and the cavity and the insulator may have a ring-shaped shape in a horizontal cross-sectional area.

바람직하게는, 상기 캐패시터 내장형 LTCC 기판은, 상기 캐패시터를 관통하여 형성되며, 상기 내부전극층과 도통된 복수의 제1 도전성 비아홀;을 더 포함할 수 있다. 또한, 상기 복수의 제1 도전성 비아홀은 상기 내부전극층이 형성되지 않은 유전체층 영역을 관통하여 상기 제1 및 제2 절연층에 형성된 제2 도전성 비아홀과 서로 연결되도록 형성될 수 있다. Preferably, the capacitor embedded LTCC substrate may further include a plurality of first conductive via holes formed through the capacitor and conductive with the internal electrode layer. In addition, the plurality of first conductive via holes may be formed to pass through a dielectric layer region in which the internal electrode layer is not formed and to be connected to the second conductive via holes formed in the first and second insulating layers.

본 발명에 의하면, 고유전율 물질, 저유전율 물질, 고유전율 물질 순서로 신호용 비아를 감싸도록 형성함으로써, 신호용 비아를 흐르는 신호의 손실이나 잡음의 영향을 줄일 수 있어 캐패시터 내장형 LTCC 기판이 사용되는 전체 시스템의 성능을 향상시키는 효과가 있다.According to the present invention, by forming the signal vias in the order of the high dielectric constant material, the low dielectric constant material, and the high dielectric constant material, it is possible to reduce the effects of signal loss or noise flowing through the signal via, so that the entire system using the capacitor-embedded LTCC substrate is used. Has the effect of improving performance.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention; However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity.

본 발명의 일실시 형태에 따른 캐패시터 내장형 LTCC 기판은, 적어도 하나 이상의 유전체층과 내부전극층이 교대로 적층된 캐패시터와, 상기 캐패시터를 관통하여 형성된 적어도 하나 이상의 제1 신호용 비아와, 상기 신호용 비아와 이격되어 감싸도록 형성된 캐비티를 포함하며, 상기 캐패시터의 상하면에 각각 적층되며, 제2 신호용 비아가 관통 형성된 제1 및 제2 절연층을 더 포함할 수 있으며, 상기 캐패시터는 상기 신호용 비아와 상기 캐비티 사이의 이격된 공간에 상기 유전체층과 유전율이 동일하거나 더 높은 물질로 이루어진 절연체를 더 포함할 수 있다. 또한, 상기 제1 및 제2 절연층은 상기 유전체층보다 낮은 유전율의 물질로 이루어질 수 있다. 또한, 상기 캐패시터는 상기 내부전극층이 형성되지 않은 유전체층 영역을 가지며, 상기 신호용 비아는 상기 내부전극층이 형성되지 않은 유전체층 영역을 관통하여 상기 제2 신호용 비아와 서로 연결되도록 형성될 수 있다.In the capacitor-embedded LTCC substrate according to the exemplary embodiment, at least one dielectric layer and at least one internal electrode layer are alternately stacked, at least one first signal via formed through the capacitor, and at least one signal via. And a cavity formed to enclose the upper and lower surfaces of the capacitor, and further comprising first and second insulating layers through which a second signal via is formed, wherein the capacitor is spaced between the signal via and the cavity. The dielectric material may further include an insulator made of a material having the same or higher dielectric constant as the dielectric layer. In addition, the first and second insulating layers may be formed of a material having a lower dielectric constant than the dielectric layer. In addition, the capacitor may have a dielectric layer region in which the internal electrode layer is not formed, and the signal via may pass through the dielectric layer region in which the internal electrode layer is not formed to be connected to the second signal via.

도 2는 본 발명의 일실시 형태에 따른 캐패시터 내장형 LTCC 기판의 수직 단 면도를 나타낸 것이다. 도 2에 도시된 바와 같이, 본 발명에 따른 캐패시터 내장형 LTCC 기판(200)은 복수개의 유전체 시트(210a, 210b, 210c)가 각각 서로 다른 극성의 내부전극(220a, 220b) 사이에 적층되어 형성되는 캐패시터, 상기 캐패시터를 관통하는 신호용 비아(230) 및 상기 신호용 비아(230)를 감싸도록 형성된 절연체(240) 및 캐비티(250)를 포함한다. Figure 2 shows a vertical stage of the capacitor-embedded LTCC substrate according to an embodiment of the present invention. As shown in FIG. 2, the capacitor-embedded LTCC substrate 200 according to the present invention is formed by stacking a plurality of dielectric sheets 210a, 210b, and 210c between internal electrodes 220a and 220b having different polarities, respectively. The capacitor includes a capacitor, a signal via 230 penetrating through the capacitor, and an insulator 240 and a cavity 250 formed to surround the signal via 230.

구체적으로, 본 실시형태에 따른 캐패시터 내장형 LTCC 기판(200)은, 캐패시터가 복수개의 내부전극(220a, 220b) 사이에 각각 고유전율의 유전체 시트(210a, 210b, 210c)가 적층되어 형성되며, 추가적으로 캐패시터의 상하면에 각각 저유전율의 제1 및 제2 절연층(260a, 260b)이 적층된다. Specifically, in the capacitor-embedded LTCC substrate 200 according to the present embodiment, a capacitor is formed by stacking dielectric sheets 210a, 210b, and 210c having high dielectric constant between a plurality of internal electrodes 220a and 220b, respectively. Low dielectric constant first and second insulating layers 260a and 260b are stacked on the upper and lower surfaces of the capacitor, respectively.

복수개의 내부전극(220a, 220b)은 각각 서로 다른 극성을 갖도록 교대로 적층되며, 도전성 페이스트(paste)를 인쇄하여 형성할 수 있다. 바람직하게는 내부전극은 은(Ag) 또는 구리(Cu) 페이스트를 사용할 수 있다. The plurality of internal electrodes 220a and 220b may be alternately stacked to have different polarities, respectively, and may be formed by printing a conductive paste. Preferably, the internal electrode may use silver (Ag) or copper (Cu) paste.

복수개의 내부전극(220a, 220b)을 외부 회로에 연결하는 형태로는 여러 가지 형태가 고려될 수 있으며, 본 실시형태에서는 캐패시터 내장형 LTCC 기판(200)을 관통하는 도전성 비아홀(270, 280)을 사용한다. 도전성 비아홀(270, 280)에는 각각 서로 다른 극성의 직류(DC) 전류가 흐르게 된다. 따라서 제1 극성 도전성 비아홀(270) 및 제2 극성 도전성 비아홀(280)이 형성된다. Various forms may be considered as a form of connecting the plurality of internal electrodes 220a and 220b to an external circuit. In this embodiment, conductive via holes 270 and 280 that pass through the capacitor-embedded LTCC substrate 200 are used. do. DC currents having different polarities flow through the conductive via holes 270 and 280, respectively. Accordingly, the first polar conductive via hole 270 and the second polar conductive via hole 280 are formed.

이에 따라 복수개의 내부전극(220a, 220b)은 적층된 순서대로 제1 극성 도전성 비아홀(270) 및 제2 극성 도전성 비아홀(280)과 교대로 접촉된다. 따라서, 상기 적층된 내부전극은 서로 다른 극성을 갖는 전극이 교대로 배치된 형태를 갖게 된다.Accordingly, the plurality of internal electrodes 220a and 220b alternately contact the first polarity conductive via hole 270 and the second polarity conductive via hole 280 in the stacked order. Therefore, the stacked internal electrodes have a form in which electrodes having different polarities are alternately arranged.

교대로 적층된 내부전극(220a, 220b) 사이에는 고유전율의 유전체 시트(210a, 210b, 210c)가 배치된다. 고유전율의 유전체 시트는 내부전극 사이의 캐패시턴스 값을 높여서 높은 캐패시턴스 값을 갖는 캐패시터를 구성한다.The dielectric sheets 210a, 210b, and 210c having high dielectric constant are disposed between the internal electrodes 220a and 220b which are alternately stacked. The high-k dielectric sheet increases the capacitance value between internal electrodes to form a capacitor having a high capacitance value.

캐패시터를 구성하는 고유전율 유전체 시트(210a, 210b, 210c)를 덮는 내부전극(220a, 220b)의 최상면 및 최하면에는 유전체 시트(210a, 210b, 210c)보다 유전율이 낮은 저유전율의 제1 및 제2 절연층(260a, 260b)이 더 적층되어 캐패시터 내장형 LTCC 기판(200)을 형성한다.Low dielectric constants of the dielectric constant lower than the dielectric sheets 210a, 210b and 210c on the top and bottom surfaces of the internal electrodes 220a and 220b covering the high dielectric constant dielectric sheets 210a, 210b and 210c constituting the capacitor. Two insulating layers 260a and 260b are further stacked to form a capacitor-embedded LTCC substrate 200.

상술한 바와 같이 형성된 캐패시터 내장형 LTCC 기판(200)을 신호용 비아(230)가 관통하여 형성된다. 이 신호용 비아(230)는 도전성 비아홀(270, 280)과는 달리 RF 신호의 전송통로로 사용된다. 이러한 신호용 비아(230)는 도전성 물질로 형성될 수 있으며, 바람직하게는 은(Ag)이 사용될 수 있다, 또한, 신호용 비아(230)는 여러 가지 형태로 형성될 수 있으나, 원기둥 형태로 형성되는 것이 바람직하다.The signal via 230 penetrates through the capacitor-embedded LTCC substrate 200 formed as described above. Unlike the conductive via holes 270 and 280, the signal via 230 is used as a transmission path for the RF signal. The signal via 230 may be formed of a conductive material, and preferably, silver (Ag) may be used. Further, the signal via 230 may be formed in various forms, but may have a cylindrical shape. desirable.

그리고, 신호용 비아(230)의 상부 및 하부에는 외부회로와 연결될 수 있는 접합용 패드(290)가 형성될 수 있다. 접합용 패드(290)에는 캐패시터 내장형 LTCC 기판(200)의 외부에 실장되는 칩 등이 연결될 수 있다.In addition, bonding pads 290 may be formed at upper and lower portions of the signal via 230 to be connected to an external circuit. A chip mounted on the outside of the capacitor-embedded LTCC substrate 200 may be connected to the bonding pad 290.

이러한 신호용 비아(230)와 소정간격 이격되어 상기 신호용 비아(230)를 감싸도록 형성되며, 캐패시터 내장형 LTCC 기판(200)을 관통하는 캐비티(250)가 배치된다. 캐비티(250)는 유전율이 가장 낮은 공기층으로 형성된 영역이다.The cavity 250 is formed to surround the signal via 230 and is spaced apart from the signal via 230 by a predetermined interval, and penetrates the capacitor embedded LTCC substrate 200. The cavity 250 is a region formed of an air layer having the lowest dielectric constant.

이러한 캐비티(250)는, 신호용 비아(230)가 직접 고유전율의 유전체 시트(210a, 210b, 210c) 및 내부전극(220a, 220b)과 접촉되지 않도록 신호용 비아(230)를 감싸고 있으며, 신호용 비아(230)와 동축을 이루는 원통형으로 형성될 수 있다. The cavity 250 surrounds the signal via 230 so that the signal via 230 does not directly contact the high dielectric constant dielectric sheets 210a, 210b and 210c and the internal electrodes 220a and 220b. It may be formed in a cylindrical coaxial with 230.

즉, 가장 낮은 유전율의 공기층을 갖는 캐비티(250)는, 신호용 비아(230)와 고유전율의 유전체 시트(201a, 210b, 210c)를 절연시켜, 신호용 비아에 흐르는 RF 신호가 고유전율 유전체 시트(210a, 210b, 210c)로 흘러들어가는 것에 의해 발생되는 신호의 손실을 방지하는 역할을 한다. That is, the cavity 250 having the lowest air layer having the lowest dielectric constant insulates the signal via 230 from the high dielectric constant dielectric sheets 201a, 210b, and 210c, so that the RF signal flowing through the signal via flows through the high dielectric constant dielectric sheet 210a. , 210b, 210c serves to prevent the loss of the signal generated by flowing into.

그리고, 신호용 비아(230)와 캐비티(250) 사이의 이격 공간에는 고유전율의 절연체(240)가 형성된다. 고유전율의 절연체(240)는, 고유전율의 유전체 시 트(210a, 210b, 210c)보다 높거나 동일한 유전율을 갖는 물질로 이루어진다.In addition, an insulator 240 having a high dielectric constant is formed in the space between the signal via 230 and the cavity 250. The high dielectric constant insulator 240 is made of a material having a dielectric constant higher than or equal to that of the high dielectric constant dielectric sheets 210a, 210b, and 210c.

이러한 절연체(240)는, 신호용 비아(230)와 캐비티 영역(250)이 접촉되지 않도록 신호용 비아(230)를 도포한다. 절연체(240)는 신호용 비아(230)와 동축을 갖는 원통형으로 형성될 수 있다. 그리고, 절연체(240)는 고유전율의 유전체 시트(210a, 210b, 210c)와 동일한 물질로 형성될 수 있다. The insulator 240 coats the signal vias 230 so that the signal vias 230 and the cavity region 250 do not contact each other. The insulator 240 may be formed in a cylindrical shape coaxial with the signal via 230. The insulator 240 may be formed of the same material as the high dielectric constant dielectric sheets 210a, 210b, and 210c.

본 실시형태에서는, 신호용 비아(230)와 내부전극(220a, 220b) 사이에 고유전율, 저유전율 물질을 차례로 배열함에 의해 신호용 비아(230)와 내부전극(220a, 220b) 사이의 전체 캐패시턴스를 줄일 수 있다. 즉, 본 발명에서는 저유전율의 층을 가장 유전율의 공기층을 갖는 캐비티로 형성함으로써 전체 캐패시턴스를 효과적으로 줄일 수 있다. 또한, 전체 캐패시턴스를 줄이기 위해서 유전체 시트의 적층방향을 기준으로 캐비티(250)의 수직 단면적이 절연체(240)의 수직 단면적보다 크게 형성한다. In this embodiment, the high capacitance and low dielectric constant materials are sequentially arranged between the signal via 230 and the internal electrodes 220a and 220b to reduce the total capacitance between the signal via 230 and the internal electrodes 220a and 220b. Can be. That is, in the present invention, the overall capacitance can be effectively reduced by forming the low dielectric constant layer into the cavity having the air layer having the highest dielectric constant. In addition, in order to reduce the total capacitance, the vertical cross-sectional area of the cavity 250 is formed larger than the vertical cross-sectional area of the insulator 240 based on the stacking direction of the dielectric sheet.

도 3은 도 2에 도시된 본 발명의 일실시 형태에 따라 신호용 비아를 형성한 경우, 신호용 비아와 내부전극 사이에 형성되는 캐패시터의 일부(A)를 나타낸 사시도이다.3 is a perspective view illustrating a portion A of a capacitor formed between the signal via and the internal electrode when the signal via is formed according to the exemplary embodiment of FIG. 2.

도 3에 도시한 바와 같이, 본 발명의 실시형태에 따른 신호용 비아를 갖는 캐패시터는, 교대로 적층된 복수개의 내부전극(220a, 220b) 사이에 각각 고유전율의 유전체 시트(210a, 210b, 210c)가 적층되어 형성되며, 신호용 비아(230)는 캐패시터를 관통하여 형성된다. 그리고, 신호용 비아(230)와 상기 내부전극(220a, 220b) 사이에 고유전율의 절연체(240) 및 저유전율의 캐비티(250)가 배치된다. 절연체(240)는 유전율이 유전체 시트(210a, 210b, 210c)의 유전율과 같거나 높은 물질로 이루어지며, 캐비티(250)는 가장 유전율이 낮은 공기층으로 이루어진 공간이다.As shown in FIG. 3, a capacitor having signal vias according to an embodiment of the present invention includes dielectric sheets 210a, 210b, and 210c having high dielectric constants between a plurality of internal electrodes 220a and 220b that are alternately stacked. Are stacked to be formed, and the signal via 230 is formed through the capacitor. A high dielectric constant insulator 240 and a low dielectric constant cavity 250 are disposed between the signal via 230 and the internal electrodes 220a and 220b. The insulator 240 is made of a material having a dielectric constant equal to or higher than that of the dielectric sheets 210a, 210b, and 210c, and the cavity 250 is a space formed of an air layer having the lowest dielectric constant.

따라서, 신호용 비아(230)와 내부전극(220a, 220b) 사이에는, 절연체(240) 및 캐비티(250)에 의해 각각 형성되는 캐패시터가 직렬로 연결된 것과 같은 구조를 갖게 된다. 그리고, 직렬로 연결된 캐패시터의 전체 캐패시턴스 값은 반감되는데, 제일 작은 캐패시턴스 값을 갖는 캐패시터의 캐패시턴스 값보다 작게 된다. Accordingly, a capacitor formed by the insulator 240 and the cavity 250 is connected between the signal via 230 and the internal electrodes 220a and 220b in series. The total capacitance value of the capacitors connected in series is halved, which is smaller than the capacitance value of the capacitor having the smallest capacitance value.

따라서, 절연체(240)가 고유전율을 갖는 반면, 캐비티(250)는 가장 낮은 유전율을 가지므로, 전체 캐패시턴스 값이 공기층이 갖는 유전율보다 작아지게 되고, 기생 캐패시턴스가 줄어들게 된다. 그러므로, 기생 캐패시턴스에 의한 신호손실을 효과적으로 줄일 수 있다. Thus, while the insulator 240 has a high dielectric constant, the cavity 250 has the lowest dielectric constant, so that the total capacitance value is smaller than the dielectric constant of the air layer, and the parasitic capacitance is reduced. Therefore, signal loss due to parasitic capacitance can be effectively reduced.

도 4는 도 2에 도시한 캐패시터 내장형 LTCC 기판의 신호용 비아를 나타낸 분해 사시도이다. 도 4를 참조하면, 본 발명의 일실시 형태에 따른 캐패시터 내장 형 LTCC 기판은 고유전율의 유전체 시트(210a, 210b, 210c)가 복수개의 내부전극(220a, 220b) 사이에 배치되어 내장형 캐패시터가 형성되고, 저유전율의 제1 및 제2 절연층(260a, 260b)이 캐패시터의 상하면에 각각 적층되어 형성되며, 신호용 비아(230)가 캐패시터 본체 및 제1 및 제2 절연층(260a, 260b)을 관통하여 형성된다.FIG. 4 is an exploded perspective view illustrating signal vias of the LTCC substrate with the capacitor illustrated in FIG. 2. Referring to FIG. 4, in the capacitor-embedded LTCC substrate according to the exemplary embodiment of the present invention, dielectric sheets 210a, 210b, and 210c having high dielectric constant are disposed between the plurality of internal electrodes 220a and 220b to form embedded capacitors. The first and second insulating layers 260a and 260b having low dielectric constants are stacked on the upper and lower surfaces of the capacitor, respectively, and the signal vias 230 form the capacitor body and the first and second insulating layers 260a and 260b. It is formed through.

각각의 유전체층(210a, 210b, 210c)에는 RF 신호라인으로 사용되는 신호용 비아(230)가 관통되어 형성되어 있고, 신호용 비아(230)와 동축을 가지며, 신호용 비아(230)를 감싸는 절연체(240) 및 캐비티(250)가 원통형으로 형성되어 있다.Each dielectric layer 210a, 210b, and 210c is formed by penetrating a signal via 230 used as an RF signal line, having an coaxial with the signal via 230, and an insulator 240 surrounding the signal via 230. And the cavity 250 is formed in a cylindrical shape.

이와 같이 본 발명에서는 적층형 캐패시터 내부를 관통하는 신호용 비아를 감싸는 가장 낮은 유전율의 공기층을 갖는 캐비티(250)를 구비함으로써 신호용 비아(230)를 흐르는 RF 신호가 고유전율의 절연체(240)를 통해 흘러나가는 신호의 손실을 효과적으로 감소시킬 수 있다.As described above, the present invention includes a cavity 250 having the lowest dielectric constant air layer surrounding the signal vias penetrating the stacked capacitors, so that the RF signal flowing through the signal vias 230 flows through the high dielectric constant insulator 240. The loss of the signal can be effectively reduced.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.It is intended that the invention not be limited by the foregoing embodiments and the accompanying drawings, but rather by the claims appended hereto. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

도 1은 종래 캐패시터 내장형 다층 세라믹 기판의 수직 단면도이고,1 is a vertical cross-sectional view of a conventional multilayer ceramic substrate with a capacitor embedded therein,

도 2는 본 발명의 일실시 형태에 따른 캐패시터 내장형 LTCC 기판의 수직 단면도이고,2 is a vertical cross-sectional view of a capacitor-embedded LTCC substrate according to an embodiment of the present invention,

도 3은 도 2에 도시된 본 발명의 일실시 형태에 따라 신호용 비아를 형성한 경우, 신호용 비아와 내부전극 사이에 형성되는 캐패시터의 일부(A)를 나타낸 사시도이고, 3 is a perspective view illustrating a portion A of a capacitor formed between the signal via and the internal electrode when the signal via is formed according to the exemplary embodiment of FIG. 2.

도 4는 도 2에 도시된 본 발명의 일실시 형태에 따라 형성한 캐패시터 내장형 LTCC 기판의 분해 사시도이다. 4 is an exploded perspective view of a capacitor-embedded LTCC substrate formed in accordance with an embodiment of the present invention shown in FIG. 2.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

200. 다층 LTCC 기판 210a, 210b, 210c. 유전체층200. Multilayer LTCC Substrate 210a, 210b, 210c. Dielectric layer

220a, 220b. 내부전극 230. 신호용 비아220a, 220b. Internal electrode 230. Signal via

240. 절연체 250. 캐비티240. Insulator 250. Cavity

260a, 260b. 제1 및 제2 절연체 270, 280. 도전성 비아260a, 260b. First and second insulators 270 and 280. Conductive vias

290. 접합용 패드290. Bonding pads

Claims (11)

적어도 하나 이상의 유전체층과 내부전극층이 교대로 적층된 캐패시터;A capacitor in which at least one dielectric layer and internal electrode layers are alternately stacked; 상기 캐패시터를 관통하여 형성된 적어도 하나 이상의 제1 신호용 비아; 및At least one first signal via formed through the capacitor; And 상기 신호용 비아와 이격되어 감싸도록 형성된 캐비티;를 포함하는 캐패시터 내장형 LTCC 기판.And a cavity formed to surround the signal via and spaced apart from the cavity. 제1항에 있어서,The method of claim 1, 상기 캐패시터의 상하면에 각각 적층되며, 제2 신호용 비아가 관통 형성된 제1 및 제2 절연층;을 더 포함하는 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.Capacitor-embedded LTCC substrates further comprising: first and second insulating layers stacked on the upper and lower surfaces of the capacitor and having second signal vias therethrough. 제2항에 있어서,The method of claim 2, 상기 제1 및 제2 절연층은 상기 유전체층보다 낮은 유전율의 물질로 이루어진 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.And the first and second insulating layers are formed of a material having a lower dielectric constant than the dielectric layer. 제2항에 있어서,The method of claim 2, 상기 캐패시터는 상기 내부전극층이 형성되지 않은 유전체층 영역을 갖는 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.And the capacitor has a dielectric layer region in which the internal electrode layer is not formed. 제4항에 있어서,The method of claim 4, wherein 상기 신호용 비아는 상기 내부전극층이 형성되지 않은 유전체층 영역을 관통하여 상기 제2 신호용 비아와 서로 연결되도록 형성된 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.And the signal via is formed to pass through a dielectric layer region where the internal electrode layer is not formed so as to be connected to the second signal via. 제2항에 있어서,The method of claim 2, 상기 캐패시터는 상기 신호용 비아와 상기 캐비티 사이의 이격된 공간에 상기 유전체층과 유전율이 동일하거나 더 높은 물질로 이루어진 절연체를 갖는 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.And the capacitor has an insulator made of a material having a dielectric constant equal to or higher than that of the dielectric layer in a space spaced between the signal via and the cavity. 제6항에 있어서,The method of claim 6, 상기 캐비티 및 절연체는 상기 신호용 비아와 동축을 갖는 원통형인 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.Wherein said cavity and insulator are cylindrical having coaxiality with said signal via. 제6항에 있어서,The method of claim 6, 상기 캐비티는 상기 유전체층의 적층방향에 대해, 상기 절연체의 수직 단면적보다 큰 수직 단면적을 갖는 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.And the cavity has a vertical cross-sectional area greater than a vertical cross-sectional area of the insulator with respect to the stacking direction of the dielectric layer. 제1항에 있어서,The method of claim 1, 상기 캐비티 및 절연체는 수평 단면적의 형상이 링 모양인 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.The cavity and the insulator is a capacitor embedded LTCC substrate, characterized in that the horizontal cross-sectional shape of the ring shape. 제4항에 있어서,The method of claim 4, wherein 상기 캐패시터를 관통하여 형성되며, 상기 내부전극층과 도통된 복수의 제1 도전성 비아홀;을 더 포함하는 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.And a plurality of first conductive via holes formed through the capacitor and electrically connected to the internal electrode layers. 제10항에 있어서,The method of claim 10, 상기 복수의 제1 도전성 비아홀은 상기 내부전극층이 형성되지 않은 유전체층 영역을 관통하여 상기 제1 및 제2 절연층에 형성된 제2 도전성 비아홀과 서로 연결되도록 형성된 것을 특징으로 하는 캐패시터 내장형 LTCC 기판.And the plurality of first conductive via holes penetrate through regions of the dielectric layer in which the internal electrode layers are not formed to be connected to the second conductive via holes formed in the first and second insulating layers.
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