KR20050070310A - Method for fabricating pattern of semiconductor device - Google Patents
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Abstract
본 발명은 하드 마스크 및 게이트 식각 공정시에 웨이퍼의 중앙과 에지 부분에서의 식각율이 서로 반대되는 특성을 갖는 장비를 각각 사용하여 패턴 균일도를 높일 수 있도록한 반도체 소자의 패턴 형성 방법에 관한 것으로, 반도체 기판상에 식각 대상층을 형성하는 단계;상기 식각 대상층상에 하드 마스크 형성용 물질층을 형성하는 단계;상기 하드 마스크 형성용 물질층을 웨이퍼 중앙 부분이 빠르고 에지 부분이 느린 식각 장비를 사용하여 inter CDU 경향은 웨이퍼 중앙으로 갈수록 작아지도록 패터닝하는 단계;상기 패터닝된 하드 마스크층을 이용하여 중앙 부분은 느리고 에지 부분은 빠른 식각 장비를 사용하여 inter CDU 경향이 에지로 갈수록 작아지도록 패터닝하여 FI inter CDU를 일정하게 유지시키는 단계를 포함한다. The present invention relates to a method of forming a pattern of a semiconductor device to increase pattern uniformity by using equipment having characteristics in which the etch rates at the center and the edge of the wafer are opposite to each other during a hard mask and gate etching process. Forming an etching target layer on the semiconductor substrate; forming a material layer for forming a hard mask on the etching target layer; using an etching apparatus having a fast center portion and a slow edge portion of the hard mask forming material layer Patterning the CDU tendency to become smaller toward the center of the wafer; patterning the inter CDU tendency to become smaller towards the edge by using a patterned hard mask layer and a slower center portion and a faster etching equipment to form an FI inter CDU using the patterned hard mask layer. Keeping it constant.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히, 하드 마스크 및 게이트 식각 공정시에 웨이퍼의 중앙과 에지 부분에서의 식각율이 서로 반대되는 특성을 갖는 장비를 각각 사용하여 패턴 균일도를 높일 수 있도록한 반도체 소자의 패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices. In particular, in the hard mask and gate etching process, it is possible to increase the pattern uniformity by using equipment having characteristics in which the etching rates at the center and the edge of the wafer are opposite to each other. A pattern forming method of a semiconductor device.
일반적으로 반도체 소자가 고집적화됨에 따라 패턴간의 거리가 작아지고 마스크로 사용되는 포토레지스트막의 두께는 낮아지고 있다. 이렇게 포토레지스트막의 두께가 낮아지면 높은 종횡비의 콘택홀이나 셀프 얼라인 콘택홀 형성 공정에서는 포토레지스트막을 산화막이나 임의의 막질을 식각하는 공정에서 마스크로 사용하기 어렵게 되었다.In general, as semiconductor devices are highly integrated, the distance between patterns decreases, and the thickness of the photoresist film used as a mask decreases. When the thickness of the photoresist film is reduced in this way, it is difficult to use the photoresist film as a mask in etching an oxide film or any film quality in a high aspect ratio contact hole or self-aligned contact hole forming process.
이를 해결하기 위하여 포토레지스트막이 마스크 역할을 할 수 있도록 산화막이나 임의의 막질과 포토레지스트막의 고선택비를 확보할 수 있는 하드 마스크가 필요하다.In order to solve this problem, an oxide film or a hard mask capable of securing a high selectivity of an arbitrary film quality and a photoresist film is required so that the photoresist film can serve as a mask.
이하, 첨부된 도면을 참고하여 종래 기술의 하드 마스크를 이용한 반도체 소자의 패턴 형성 공정에 관하여 설명하면 다음과 같다.Hereinafter, a pattern forming process of a semiconductor device using a hard mask according to the related art will be described with reference to the accompanying drawings.
도 1a와 도 1b는 종래 기술의 반도체 소자의 패턴 형성시의 inter CDU 특성값을 나타낸 구성 및 그래프이다.1A and 1B are structures and graphs showing inter CDU characteristic values at the time of pattern formation of a semiconductor device of the prior art.
현재 0.10㎛ 디바이스 미만의 반도체 제조공정에 있어서 식각 공정 진행시 포토레지스트 마진 부족에 기인하여 하드마스크 공정을 진행하고 있다. Currently, in the semiconductor manufacturing process of less than 0.10㎛ device, the hard mask process is in progress due to the lack of photoresist margin during the etching process.
특히 게이트와 비트 라인 식각 공정의 진행시는 나이트라이드 하드 마스크를 주로 사용하고 있다.In particular, nitride hard masks are mainly used in the gate and bit line etching processes.
그러나 이러한 하드마스크 공정 진행은 식각 공정진행시 부족한 포토레지스트 마진을 보상해주기는 하지만 식각 레이어의 증가에 따라 FI(Final Inspection) inter CDU(Critical Dimension Uniformity) 측면에서는 불리하게 작용되고 있다.However, the hard mask process compensates for the insufficient photoresist margin during the etching process, but it is disadvantageous in terms of final inspection (CFI) and critical dimension uniformity (CDU) as the etching layer increases.
이와 같이 종래 기술에서는 DRAM 소자의 고집적화가 진행됨에 따라, 미세 패턴을 형성하기 위하여 포토레지스트 두께가 감소하는데, 이에 따라서 게이트 식각 공정 진행시 부족한 포토레지스트 마진을 보상하기 위하여 나이트라이드 하드마스크 공정을 사용한다.As described above, in the prior art, as the integration of DRAM devices proceeds, the thickness of the photoresist decreases to form a fine pattern. Accordingly, a nitride hard mask process is used to compensate for the insufficient photoresist margin during the gate etching process. .
그러나 이와 같은 나이트라이드 하드 마스크의 사용은 식각 장비 특성상 식각 균일도 개선에는 한계가 있을 수밖에 없다.However, the use of such a nitride hard mask has a limit in improving the etching uniformity due to the nature of the etching equipment.
도 1a와 도 1b는 종래 기술에서 식각 장비를 이용하여 나이트라이드 하드 마스크를 식각한 후의 FI inter CDU를 나타낸 것으로, 하드 마스크 공정 도입에 따른 식각 레이어의 증가에 의해 FI inter CDU 불량이 커지는 것을 알 수 있다.1A and 1B illustrate FI inter CDU after etching a nitride hard mask using an etching apparatus in the related art, and it can be seen that FI inter CDU defects increase due to an increase in the etching layer according to the introduction of a hard mask process. have.
도 1b는 웨이퍼의 중앙과 에지간의 FICD(Final Inspection Critical Dimension)를 곡선으로 나타낸 그래프이다.FIG. 1B is a graph showing final inspection critical dimensions (FICD) between a center and an edge of a wafer.
도 1a와 도 1b에서의 결과를 표로 나타내면 다음과 같다.The results in FIGS. 1A and 1B are as follows.
종래 기술의 식각 장비를 사용하는 경우에는 나이트라이드 하드 마스크 식각시 웨이퍼 에지로 갈수록 FICD 값이 작아지는 것을 볼 수 있다.In the case of using the conventional etching equipment, it can be seen that the FICD value decreases toward the wafer edge during nitride hard mask etching.
종래 기술에서는 이와 같은 FICD 불균일에 의해 소자의 신뢰성 및 동작 특성을 저하시키는 문제가 있다. In the prior art, such FICD nonuniformity causes a problem of lowering the reliability and operating characteristics of the device.
본 발명은 이와 같은 종래 기술의 반도체 소자의 패턴 형성 공정에서의 문제를 해결하기 위하여 제안된 것으로, 하드 마스크 및 게이트 식각 공정시에 웨이퍼의 중앙과 에지 부분에서의 식각율이 서로 반대되는 특성을 갖는 장비를 각각 사용하여 패턴 균일도를 높일 수 있도록한 반도체 소자의 패턴 형성 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve such a problem in the pattern forming process of the semiconductor device of the prior art, the etching rate at the center and the edge of the wafer during the hard mask and gate etching process has the characteristics that are opposite to each other It is an object of the present invention to provide a method of forming a pattern of a semiconductor device in which a pattern uniformity can be increased by using each equipment.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 패턴 형성 방법은 반도체 기판상에 식각 대상층을 형성하는 단계;상기 식각 대상층상에 하드 마스크 형성용 물질층을 형성하는 단계, 상기 하드 마스크 형성용 물질층을 웨이퍼 중앙 부분이 빠르고 에지 부분이 느린 식각 장비를 사용하여 inter CDU 경향이 웨이퍼 중앙으로 갈수록 작아지도록 패터닝하는 단계, 및 상기 패터닝된 하드 마스크층을 이용하여 중앙 부분은 느리고 에지 부분은 빠른 식각 장비를 사용하여 inter CDU 경향이 에지로 갈수록 작아지도록 패터닝하여 FI inter CDU를 일정하게 유지시키는 단계를 포함하는 것을 특징으로 한다. According to an aspect of the present invention, there is provided a method of forming a pattern of a semiconductor device, the method comprising: forming an etching target layer on a semiconductor substrate; forming a material layer for forming a hard mask on the etching target layer; Patterning the material layer so that the inter CDU tendency becomes smaller toward the center of the wafer using an etching device having a faster center portion of the wafer and a slower edge portion, and using the patterned hard mask layer, the center portion is slower and the edge portion is faster etching. Patterning such that the inter CDU tendency becomes smaller toward the edge using the equipment to keep the FI inter CDU constant.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 패턴 형성을 위한 공정 단면도이고, 도 3a와 도 3b는 본 발명에 따른 반도체 소자의 패턴 형성을 위한 공정 단면도이다.2A to 2C are cross-sectional views for forming patterns of semiconductor devices according to the present invention, and FIGS. 3A and 3B are cross-sectional views for forming patterns of semiconductor devices according to the present invention.
본 발명은 패턴 균일도를 확보하기 위하여, 하드 마스크 식각 공정시에는 중앙 부분에서 식각율이 높고 웨이퍼의 에지 부분에서 식각율이 낮은 식각 장비를 사용하여 공정을 진행하고, 패터닝된 하드 마스크를 이용한 후속 식각 공정에서는 웨이퍼의 중앙 부분에서 식각율이 낮고 에지 부분에서 식각율이 높은 식각 장비를 사용하여 공정을 진행한다.In the present invention, in order to secure pattern uniformity, during the hard mask etching process, the process is performed using an etching apparatus having a high etching rate at the center portion and a low etching rate at the edge portion of the wafer, and subsequent etching using a patterned hard mask. In the process, the etching process is performed using an etching apparatus having a low etching rate at the center portion of the wafer and a high etching rate at the edge portion.
본 발명의 실시예에 따르면, 도 2a에서와 같이, 하드 마스크를 이용한 게이트 패터닝을 위하여 주변 회로 영역(peri)과 셀 영역(cell)을 갖는 반도체 기판(21)상에 게이트 산화막(22), 게이트 폴리층(23),게이트 금속층(24)을 차례로 적층 형성한다.According to the exemplary embodiment of the present invention, as shown in FIG. 2A, the gate oxide layer 22 and the gate are formed on the semiconductor substrate 21 having the peripheral circuit region peri and the cell region for gate patterning using a hard mask. The poly layer 23 and the gate metal layer 24 are sequentially stacked.
여기서, 게이트 금속층(24)은 텅스텐 실리사이드를 사용하여 형성한다.Here, the gate metal layer 24 is formed using tungsten silicide.
그리고 게이트 금속층(24)상에 하드 마스크 형성용 물질층(25)을 형성하고 전면에 표면 반사방지막(ARC)(26)을 형성한다.The hard mask forming material layer 25 is formed on the gate metal layer 24, and a surface anti-reflection film (ARC) 26 is formed on the entire surface of the gate metal layer 24.
여기서, 표면 반사 방지막(26)은 실리콘옥시나이트라이드(SiON)을 사용하여 형성하고, 하드 마스크 형성용 물질층(25)은 나이트라이드를 사용하여 형성한다. Here, the surface anti-reflection film 26 is formed using silicon oxynitride (SiON), and the material layer 25 for forming a hard mask is formed using nitride.
그리고 게이트 패터닝을 위한 포토레지스트 패턴층(27)을 형성한다.Then, a photoresist pattern layer 27 for gate patterning is formed.
이어, 도 2b에서와 같이, 포토레지스트 패턴층(27)을 이용하여 웨이퍼의 중앙 부분에서 식각율이 높고 웨이퍼의 에지 부분에서 식각율이 낮은 HPT 식각 장비를 사용하여 하드 마스크 형성용 물질층(25)을 선택적으로 식각하여 하드 마스크층(25a)을 형성한다.Subsequently, as illustrated in FIG. 2B, the material layer 25 for forming a hard mask using an HPT etching apparatus having a high etch rate at the center portion of the wafer and a low etch rate at the edge portion of the wafer using the photoresist pattern layer 27 (25). ) Is selectively etched to form the hard mask layer 25a.
여기서, 하드 마스크층(25a)을 형성하기 위한 식각 공정을 CHF3 가스와 CF4 등의 플로오린 가스를 복합적으로 사용하고, 보조 가스로 O2, Ar를 사용하고, 50mT ∼300mT의 압력과 50mW∼500W의 파워를 사용하여 진행한다.Here, in the etching process for forming the hard mask layer 25a, a fluorine gas such as CHF 3 gas and CF 4 is used in combination, O 2 and Ar are used as auxiliary gases, and a pressure of 50 mT to 300 mT and 50 mW. Proceed with a power of ˜500 W.
그리고 도 2c에서와 같이, 하드 마스크층(25a)을 이용하여 게이트 금속층(24)과 게이트 폴리층(23)을 웨이퍼의 중앙 부분에서 식각율이 낮고 에지 부분에서 식각율이 높은 DPS 식각 장비를 사용하여 패터닝하여 게이트 전극(23a)(23b)을 형성한다.As shown in FIG. 2C, the gate metal layer 24 and the gate poly layer 23 may be formed using the hard mask layer 25a using a DPS etching apparatus having a low etch rate at the center portion of the wafer and a high etch rate at the edge portion. Patterning to form the gate electrodes 23a and 23b.
이와 같이 본 발명은 게이트 나이트라이드 하드마스크를 HPT(LAM) 식각 장비를 이용하여 식각하는 것에 의해 HPT 식각 장비와 게이트 WSix/폴리 식각 장비간의 적절한 조화로 인해(E/R uniformity 간의 적절한 조화) 최종 FI inter CDU 값은 웨이퍼 중앙과 에지간의 차이가 없이 도 3b에서와 같이, 일직선으로 나타내게 된다.As described above, the present invention provides a final FI due to proper matching between the HPT etching equipment and the gate WSix / poly etching equipment by etching the gate nitride hard mask using the HPT (LAM) etching equipment. The inter CDU value is represented in a straight line, as in FIG. 3B, without a difference between the wafer center and the edge.
즉, 게이트 나이트라이드 하드마스크의 식각시에는 중앙 부분에서 식각율이 높고 웨이퍼의 에지 부분에서 식각율이 낮은 HPT 식각 장비를 이용한다.That is, when etching the gate nitride hard mask, an HPT etching apparatus having a high etching rate at the center portion and a low etching rate at the edge portion of the wafer is used.
HPT 식각 장비의 E/R 특성은 일반적으로 웨이퍼 중앙 부분이 빠르고 에지 부분이 느리므로 inter CDU 경향은 웨이퍼 중앙으로 갈수록 작아지게 된다.The E / R characteristics of HPT etching equipment are generally faster at the center of the wafer and slower at the edge, so the inter CDU tendency becomes smaller toward the center of the wafer.
또한, WSiX/폴리 식각장비인 DPS 식각 장비의 경우는 중앙 부분은 느리고(center low) 에지 부분은 빠르므로(edge fast) inter CDU 경향은 HPT 장비와는 반대로 에지로 갈수록 작아지게 된다.In addition, in the case of the DPS etching apparatus, which is a WSiX / poly etching apparatus, the center portion is slow and the edge portion is fast, and the inter CDU tendency becomes smaller toward the edge as opposed to the HPT equipment.
따라서 이러한 두 장비의 결합으로 인해 최종 FI inter CDU는 웨이퍼의 중앙 및 에지 부분의 차이없이 일정하게 된다.Thus, the combination of these two devices ensures that the final FI inter CDU is constant with no difference between the center and edge portions of the wafer.
그러므로 HPT(LAM) 장비를 사용하여 나이트라이드 HM 식각을 하는 경우에는 중앙과 에지간의 FICD 값이 거의 일정하게 나타난다.Therefore, the nitride HM etching using HPT (LAM) equipment shows almost constant FICD value between center and edge.
이와 같은 FICD값을 표로 나타내면 다음과 같다.Such FICD values are shown in the table below.
이와 같이 본 발명은 반도체 다자인 룰(design rule)의 감소로 인해 inter CDU의 중요성이 증가하고 있는 상황에서 HPT(LAM) 식각 장비를 이용한 나이트라이드 하드마스크 식각을 통해 게이트 FI inter CDU를 개선할 수 있다.As described above, the present invention can improve the gate FI inter CDU through nitride hard mask etching using HPT (LAM) etching equipment in a situation where the importance of inter CDU is increasing due to the reduction of semiconductor design rules. .
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 패턴 형성을 위한 게이트 나이트라이드 하드 마스크 식각시에는 HPT(LAM) 식각 장비를 사용하여 FI inter CDU를 일정하게 유지시킬 수 있다. The present invention described above may maintain the FI inter CDU constantly by using HPT (LAM) etching equipment during gate nitride hard mask etching for pattern formation.
이와 같은 게이트 FI inter CDU의 안정은 소자 특성 측면이나 전기적 측면에서 유리하게 작용할 수 있으므로 양산시에 수율을 향상시키는 효과를 갖는다.Since the stability of the gate FI inter CDU can act advantageously in terms of device characteristics and electrical aspects, it has an effect of improving yield in mass production.
도 1a 및 도 1b는 종래 기술의 반도체 소자의 패턴 형성시의 inter CDU 특성값을 나타낸 구성 및 그래프1A and 1B are a configuration and graph showing inter CDU characteristic values when forming a pattern of a semiconductor device of the prior art
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 패턴 형성을 위한 공정 단면도2A to 2C are cross-sectional views of a process for forming a pattern of a semiconductor device according to the present invention.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 패턴 형성을 위한 공정 단면도 3A and 3B are cross-sectional views of a process for forming a pattern of a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 게이트 산화막21 semiconductor substrate 22 gate oxide film
23 : 게이트 폴리층 24 : 게이트 금속층23: gate poly layer 24: gate metal layer
25 : 하드 마스크 형성용 물질층 25a : 하드 마스크층25: material layer for hard mask formation 25a: hard mask layer
26 : 표면 반사 방지막 27 : 포토레지스트 패턴층26: surface antireflection film 27: photoresist pattern layer
23a,24a : 게이트 전극 23a, 24a: gate electrode
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698103B1 (en) * | 2005-10-11 | 2007-03-23 | 동부일렉트로닉스 주식회사 | Method for fabricating of Dual Damascene |
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2003
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100698103B1 (en) * | 2005-10-11 | 2007-03-23 | 동부일렉트로닉스 주식회사 | Method for fabricating of Dual Damascene |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |