KR20050069485A - 엠아이엠 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 스택 구조의 MIM 캐패시터 제조시 콘택의 토폴로지를 2개로 형성하여 단차를 줄이고 콘택 불량을 개선하는 MIM 캐패시터 제조 방법에 관한 것이다.
본 발명의 엠아이엠 캐패시터 형성 방법은 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속막을 형성하는 단계; 상기 제1금속막 및 제1절연막을 패터닝하여 식각하는 단계; 상기 기판상에 제2절연막 및 제2금속막을 순차적으로 형성하는 단계; 상기 제2금속막 및 제2절연막을 패터닝하여 식각하는 단계; 상기 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 패터닝하여 비아 홀을 형성하는 단계; 및 상기 비아 홀에 제3금속막을 충진하고 패터닝하여 콘택 및 상부 배선을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 엠아이엠 캐패시터 형성 방법은 캐패시터의 상부 전극 및 하부 전극의 콘택의 높이가 같아 콘택 형성시 불량을 감소시키는 효과가 있다.
Description
본 발명은 엠아이엠 캐패시터 형성 방법에 관한 것으로, 보다 자세하게는 캐패시터의 하부 전극과 상부 전극을 스플릿(split) 구조로 형성하는 캐패시터 형성 방법에 관한 것이다.
최근에 반도체 소자의 고집적화가 급진전됨에 따라 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 점점 감소하고 있다. 예를 들어, 256Mb의 DRAM의 경우 셀 면적은 0.5㎛2이며, 이 경우 셀의 기본 구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2 이하로 작아져야 한다.
이와 같은 반도체 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다.
캐패시터의 단면적을 증가시키기 위해서 적층형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리 실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 캐패시터, 또는 MIM(Metal Insulator Metal, 이하 MIM) 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS(Metal-Oxide Semiconductor, 이하 MOS) 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)과 TCC(Temperature Coefficient for Capacitor)이 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.
도 1a 내지 도 1d는 종래 기술에 의한 캐패시터 제조 공정의 단면도이다.
먼저, 도 1a는 소정의 소자가 형성된 기판(1)상에 하부 금속층용 금속층(2), 절연막(3) 및 상부 금속층용 금속층(4)을 증착하고 포토레지스트(Photoresist)를 패턴(5)하는 단계이다. 이 때 상기 절연막은 PECVD(Plasma Enhanced Chemical Vapor Deposition, 이하 PECVD)로 증착된 질화막이다.
다음, 도 1b는 상기에서 형성된 패턴을 이용하여 상부 금속층용 금속층을 건식 식각으로 식각하여 상부 금속층(6)을 형성하는 단계이다. 이 때 상기 형성된 절연막이 식각 정지층(Etch stop layer)으로 이용된다.
다음, 도 1c는 포토레지스트로 하부 금속층 패턴(7)을 형성하는 단계이다. 이 때 하부 금속층 패턴을 상부 금속층보다 넓게 형성하는 이유는 하부 금속층을 형성할 때 발생할 수 있는 재증착을 블로킹하기 위해서이다.
다음, 도 1d는 하부 금속층 패턴을 이용하여 절연막 및 하부 금속층용 금속층을 식각하여 하부 금속층(8)을 형성하여 MIM 캐패시터를 형성하는 단계이다.
다음, 도 1e는 상기 기판상에 층간 절연막(9)을 형성하고 비아 홀을 형성한 후 매립하여 콘택 및 상부 배선(10)을 형성하는 단계이다.
그러나, 상기와 같은 종래의 MIM 캐패시터 형성 방법은 콘택 형성시 3층 구조로 인하여 비아 홀을 형성하기 위해 식각할 때 비아 홀이 오픈 되지 않는 등의 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 캐패시터의 하부 전극 및 상부 전극의 높이를 같게 하여 콘택 형성시 불량을 감소시키는 캐패시터 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속막을 형성하는 단계; 상기 제1금속막 및 제1절연막을 패터닝하여 식각하는 단계; 상기 기판상에 제2절연막 및 제2금속막을 순차적으로 형성하는 단계; 상기 제2금속막 및 제2절연막을 패터닝하여 식각하는 단계; 상기 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 패터닝하여 비아 홀을 형성하는 단계; 및 상기 비아 홀에 제3금속막을 충진하고 패터닝하여 콘택 및 상부 배선을 형성하는 단계를 포함하여 이루어진 엠아이엠 캐패시터 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2g는 본 발명에 의한 MIM 캐패시터 형성 방법의 공정 단면도이다.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 제1절연막 및 제1금속막을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(21)상에 이후 공정에 형성되는 상부의 소자들과 기판을 절연을 하기 위해 제1절연막(22)을 형성한다. 또한 상기 제1절연막은 캐패시터의 하부 전극과 상부 전극의 높이를 같게 되도록 하는 역할도 한다. 이어서 상기 제1절연막상에 제1금속막을 형성하게 되는데 상기 제1금속막은 이후 식각 공정에 의해 캐패시터의 하부 전극으로 형성된다.
다음, 도 2b는 상기 제1금속막 및 제1절연막을 패터닝하여 식각하는 단계이다. 도에서 보는 바와 같이 상기 제1금속막상에 포토레지스트를 도포하고 패터닝하여 식각함으로써 캐패시터의 하부 전극(24)을 형성한다.
다음, 도 2c는 상기 기판상에 제2절연막 및 제2금속막을 순차적으로 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제2절연막(25)을 증착하고 상기 제2절연막 상부에 제2금속막(26)을 형성한다. 이때 상기 제2금속막의 표면의 높이가 상기 캐패시터의 하부 전극의 높이와 거의 같도록 형성한다. 이는 이후 캐패시터의 상부 전극 및 하부 전극의 비아 홀의 깊이가 같아지도록 하기 위해서이다.
다음, 도 2d는 상기 제2금속막 및 제2절연막을 패터닝하여 식각하는 단계이다. 도에서 보는 바와 같이 상기 제2금속막 및 제2절연막을 순차적으로 식각하여 캐패시터의 상부 전극(27)을 형성한다. 이때 상기 상부 전극은 상기 하부 전극에 대해 스프릿 구조로 형성되도록 한다. 즉, 상부 전극의 소정의 영역은 하부 전극 상부에 형성되어 캐패시터를 형성하고 나머지 소정의 영역은 기판상에 형성된다.
다음, 도 2e는 상기 기판상에 층간 절연막을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 층간 절연막(28)을 형성한 후 평탄화한다.
다음, 도 2f는 상기 층간 절연막을 패터닝하여 비아 홀을 형성하는 단계이다. 도에서 보는 바와 같이 상기 층간 절연막 상부에 포토레지스트를 도포하고 현상 및 노광 공정으로 3개의 비아 홀(29)을 형성한다.
다음, 도 2g는 상기 비아 홀에 제3금속막을 충진하고 패터닝하여 콘택 및 상부 배선을 형성하는 단계이다. 도에서 보는 바와 같이 비아 홀을 제3금속막으로 충진(30)하고 패터닝 공정으로 상부 금속 배선(30)을 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 엠아이엠 캐패시터 형성 방법은 캐패시터의 하부 전극 및 상부 전극의 높이를 같게 하여 콘택 형성시 불량을 감소시키는 효과가 있다.
도 1a 내지 도 1e는 종래기술에 의한 캐패시터 형성 방법의 공정 단면도.
도 2a 내지 도 2g는 본 발명에 의한 캐패시터 형성 방법의 공정 단면도.
Claims (5)
- 엠아이엠 캐패시터 형성 방법에 있어서,소정의 소자가 형성된 기판상에 제1절연막 및 제1금속막을 형성하는 단계;상기 제1금속막 및 제1절연막을 패터닝하여 식각하는 단계;상기 기판상에 제2절연막 및 제2금속막을 순차적으로 형성하는 단계;상기 제2금속막 및 제2절연막을 패터닝하여 식각하는 단계;상기 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 패터닝하여 비아 홀을 형성하는 단계; 및상기 비아 홀에 제3금속막을 충진하고 패터닝하여 콘택 및 상부 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
- 제 1항에 있어서,상기 제1금속막 및 제1절연막을 패터닝하여 식각하는 단계는 캐패시터의 하부 전극을 형성하는 단계임을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
- 제 1항에 있어서,상기 제2금속막 및 제2절연막을 패터닝하여 식각하는 단계는 캐패시터의 상부 전극을 형성하는 단계임을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
- 제 1항에 있어서,상기 제1금속막과 제1절연막 및 상기 제2금속막과 제2절연막을 각각 식각하는 단계는 캐패시터의 하부 전극에 대해 상부 전극이 스플릿 구조를 갖게 함을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
- 제 1항에 있어서,상기 제2금속막의 표면의 높이가 상기 캐패시터의 하부 전극의 높이와 같도록 형성함을 특징으로 하는 엠아이엠 캐패시터 형성 방법.
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