KR20050068807A - 전극 구조체, 이를 구비하는 반도체 발광소자 및 그제조방법 - Google Patents

전극 구조체, 이를 구비하는 반도체 발광소자 및 그제조방법 Download PDF

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Abstract

반도체 발광 소자의 전극 구조, 이를 채용한 반도체 발광소자 및 그 제조 방법이 개시된다. 개시된 반도체 발광소자는 부전도성 기판, 부전도성 기판 상에 형성된 제 1 하부 클래드층, 제 1 하부 클래드층 상에 소정 형상을 갖으며 형성된 도전층, 도전층의 소정 영역 상에 형성된 제 2 하부 클래드층, 제 2 하부 클래드층 상에 형성된 활성영역, 활성영역 상에 형성된 상부 클래드층, 상부 클래드층 상에 형성된 상부 전극 및 도전층과 전기적으로 연결되며 도전층의 나머지 영역 상에 형성되는 하부 전극을 포함한다. 따라서, 종래 반도체 발광소자에 있어서 문제가 되었던 전류 모임 현상을 해결한 수직 구조의 반도체 발광 소자를 구현함으로써 동작전압을 감소시킬 수 있는효과가 있다.

Description

전극 구조체, 이를 구비하는 반도체 발광소자 및 그 제조방법{Electrode structure, semiconductor light-emitting device provided with the same and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 발광 소자의 전극 구조, 이를 채용한 반도체 발광소자 및 그 제조 방법에 관한 것이다.
일반적으로, 질화물계 화합물 반도체는 가시광 발광 소자용으로 많이 이용되고 있으며, 청색, 녹색의 가시광 영역을 거쳐 현재 백색 발광 소자를 위한 자외선 영역으로 발전되고 있다. 또한, 질화물계 화합물 반도체는 청색과 녹색 및 자외선 영역의 빛을 낼 수 있는 발광소자 및 고밀도 광 기록 장치의 광원으로 사용될 수 있다.
또한, 정보 기록의 고밀도화가 진행됨에 따라, 가시광 레이저 발진이 가능하며 천이 방식이 직접 천이형이기 때문에 발광 효율이 높은 동시에 빛의 삼원색의 하나인 청색 레이저 발진이 가능한 특성을 갖는 Ⅲ-Ⅴ족 질화물 반도체가 오늘날 특히 주목 되고 있다.
도 1은 종래 기술에 따라 제조된 질화물 반도체 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 1에 도시한 바와 같이, 질화물 반도체 발광 소자(10)는 사파이어(Al2O3) 또는 실리콘 카바이드(SiC)와 같은 투명한 물질로 이루어진 투명 기판(12), 투명 기판(12) 상에 순차적으로 적층되어 형성되는 n-AlGaN/GaN으로 이루어진 하부 클래드층(14), 활성 영역(16), 상부 클래드층(18), 전류 확산층(20) 및 p-형 전극(22)과 하부 클래드층(14)의 소정 영역에 형성된 n-형 전극(24)을 포함한다.
전술한 구조의 질화물 반도체 발광 소자(10)의 광효율은 활성 영역(16)에서의 전자와 정공의 재결합(recombination)에만 의존할뿐 아니라, 상부 클래드층(18) 내의 전류의 확산에도 또한 의존한다. 즉, 반도체 발광 소자(10)의 효율적인 동작을 위하여 p-형 전극(22)에 의하여 주입되는 전류는 반드시 측면 방향으로 고르게 분포하여야 하며, 측면 방향으로 고르게 분포된 전류가 이중-헤테로 구조의 AlGaInN의 p-n 접합을 가로질러 흐름으로써 빛이 고르게 발생된다.
하지만, p-형의 AlGaInN으로 이루어진 상부 클래드층(18)이 높은 농도의 불순물 농도를 갖도록 도핑되는 것이 어렵다. 더욱이, p-형의 AlGaInN의 반도체에서 정공의 이동도가 매우 낮은 반면, 전류 확산층(20)에서는 p-형 전극(22)로부터 주입된 전류가 매우 빠르게 흐르게 된다. 따라서, 경로 B를 따라 흐르는 전자와 경로 A를 따라 흐르는 전자의 경로의 차이로 인하여 전류가 일정한 영역까지만 확산되는 문제점이 발생된다.
또한, 전술한 문제점으로 인하여 p-형의 AlGaInN의 상부 클래드층(18)의 전기 저항(electrical resistivity)이 상당히 높아지게 되어 전류를 확산시키는데 제약이 따르게 되며, 이러한 결과, 경로 B의 경우 p-형 전극(22)과 전기적으로 결합된 전류 확산층(20)의 반대편 아래에 전류가 농축되는 현상이 발생된다. 이러한 현상을 흔히 전류 모임(current crowding) 현상이라고 칭한다.
본 발명은 상기한 바와 같은 문제점을 개선하기 위하여 창출된 것으로서, 본 발명이 이루고자 하는 기술적인 과제는 활성 영역에 균일하게 전류를 확산시킬 수 있는 p-형 전극 구조체 및 그 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 활성 영역에 균일하게 전류를 확산시킬 수 있는 p-형 전극 구조체를 구비하는 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 한 유형에 따르면 부전도성 기판 및 상기 부전도성 기판 상에 n-형 반도체층을 구비하는 수평구조의 반도체 발광소자에 있어서, n-형 반도체층의 소정영역에 형성되는 n-형 전극과, n-형 반도체층의 내에 형성되며 n-형 전극과 전기적으로 연결되어 전류를 n-형 반도체층 내에 균일하게 확산시키는 도전층을 포함하는 전극 구조체가 제공된다.
본 발명의 다른 유형에 따르면, 부전도성 기판과, 부전도성 기판 상에 형성된 제 1 하부 클래드층과, 제 1 하부 클래드층 상에 소정 형상을 갖으며 형성된 도전층과, 도전층의 소정 영역 상에 형성된 제 2 하부 클래드층과, 제 2 하부 클래드층 상에 형성된 활성영역과, 활성영역 상에 형성된 상부 클래드층과, 상부 클래드층 상에 형성된 상부 전극 및 도전층과 전기적으로 연결되며 도전층의 나머지 영역 상에 형성되는 하부 전극을 포함하는 반도체 발광소자가 제공된다.
본 발명의 또 다른 유형에 따르면, 부전도성 기판 및 상기 부전도성 기판 상에 n-형 반도체층을 구비하는 수평구조의 반도체 발광소자에 있어서, n-형 반도체층 상에 소정 형상을 갖는 도전층을 형성하는 단계와, 소정 형상의 도전층 상에 n-형 반도체층과 동일한 유형의 반도체층을 재성장시키는 단계와, 재성장된 반도체층 상에 활성영역 및 p-형 반도체층을 형성하는 단계와, p-형 반도체층 및 상기 활성영역을 상기 패터닝된 도전층이 노출될 때 까지 소정 형상으로 패터닝하는 단계와, 패터닝된 p-형 반도체층 상에 p-형 전극을 형성하는 단계 및 노출된 패터닝된 도전층과 전기적으로 연결되도록 n-형 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법이 제공된다.
본 발명의 또 다른 유형에 따르면, 부전도성 기판 및 상기 부전도성 기판 상에 n-형 반도체층을 구비하는 수평구조의 반도체 발광소자에 있어서, n-형 반도체층 상에 소정 형상을 갖는 도전층을 형성하는 단계와, n-형 반도체층을 트렌치 형상으로 식각하는 단계와, 트렌치 내에 도전물질을 소정 높이 까지 충진함으로써 패터닝된 도전층을 형성하는 단계와, n-형 반도체층을 재성장시키는 단계와, 재성장된 n-형 반도체층 상에 활성영역 및 p-형 반도체층을 형성하는 단계와, p-형 반도체층 및 활성영역을 상기 패터닝된 도전층이 노출될 때 까지 소정 형상으로 패터닝하는 단계와, 패터닝된 p-형 반도체층 상에 p-형 전극을 형성하는 단계 및 노출된 패터닝된 도전층과 전기적으로 연결되도록 n-형 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법이 제공된다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 저접촉 저항 및 고반사도를 동시에 만족할 수 있는 고반사막 전극 구조와, 이를 구비하는 반도체 발광 소자 및 그 제조방법의 바람직한 실시예들을 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따라 반도체 발광 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a에 도시한 바와 같이, 투명 기판(102) 상에 제 1 하부 클래드층(104)를 형성한다. 본 발명의 바람직한 실시예에서는 투명 기판(104)은 사파이어 기판으로 하였으며, 제 1 하부 클래드층(104)은 n-형의 AlGaN/GaN으로 형성하였다. 비록, 도면에 도시하지는 않았지만, 투명 기판(102)과 제 1 하부 클래드층(104) 사이에 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물로 이루어진 화합물 반도체층을 더 형성할 수도 있다.
이어서, 도 2b에 도시한 바와 같이, 상기 제 1 하부 클래드층(104) 상에 도전성 물질을 형성한 후 소정 형상으로 패터닝을 하여 도전층(106)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 도전층(106)을 도핑된 폴리실리콘 또는 메탈등을 사용하여 형성할 수 있다. 또한, 본 발명의 바람직한 실시예에 따르면, 도전층(106)의 두께는 2,000 Å 내지 5,000 Å의 두께로 형성하였다.
다음 단계로, 도 2c에 도시한 바와 같이, 패터닝된 도전층(106)상에 제 2 하부 클래드층(110)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 패터닝된 도전층(106)상에 제 2 하부 클래드층(110)을 ELOG(epitaxial laterally overgrawn GaN) 방법을 이용하여 성장하였다. 물론, 제 2 하부 클래드층(110)은 제 1 하부 클래드층(104)과 동일하게 n-형의 AlGaN/GaN으로 형성하였다.
이어서, 도 2d에 도시한 바와 같이, 제 2 하부 클래드층(110) 상에 활성 영역(112)을 형성한 후, 순차적으로 상부 클래드층(114)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 활성 영역(112)은 전자-정공 등의 캐리어 재결합에 의해 레이저 발진이 일어나는 물질층으로써, 다중 양자 우물(MQW: multi quantum well) 구조를 갖는 GaN계열의 III-V족 질화물 화합물 반도체층이며, 그 중에서도 InxAlyGa1-x-yN(0 ≤x ≤1, 0 ≤y ≤1 그리고 x+y ≤1)층인 것이 바람직하다. 이외에 활성층(108b)은 GaN계열의 III-V족 질화물 화합물 반도체층에 인듐(In)을 소정의 비율로 함유하는 물질층, 예를 들면 InGaN층일 수도 있다.
계속하여, 도 2e에 도시한 바와 같이, 상부 클래드층(114), 활성 영역(112) 및 제 2 하부 클래드층(110)을 소정 형상으로 패터닝된 도전층(106)이 노출될 때 까지 에칭하여 레이저 빔을 발진할 수 있는 활성영역을 정의하고 n-형 전극을 형성할 영역을 개방한다.
연속하여, 도 2f에 도시한 바와 같이, 활성영역(112)에 전류를 주입시킴으로써 활성영역(112)을 여기(excite)시키기 위하여 상부 클래드층(114) 상에 p-형 전극을 형성하며, 노출된 도전층(106) 상에 n-형 전극(116)을 형성한다. 본 발명의 바람직한 실시예에 따르면, p-형 전극(118)은 Pd, Ni, Pt, Ag 또는 이와 유사한 특성을 갖는 도전성 물질 또는 이들의 합금을 이용하여 형성할 수 있으며, n-형 전극(116)은 Ti, Al 또는 이와 유사한 특성을 갖는 도전성 물질을 이용하여 형성할 수 있다.
도 3a는 본 발명의 바람직한 실시예에 따라 형성된 전극 구조를 설명하기 위한 평면도이다.
도 3a에 도시한 바와 같이, 본 발명의 실시예에 따라 형성된 전극 구조는 n-형 전극(116A) 및 도전층(106A)을 포함하며, 제 2 하부 클래드층(110)이 도전층(106A)의 사이에 재성장되어 있다. 본 발명의 바람직한 실시예에 따르면, 매우 낮은 전기 저항(electrical resistivity)을 갖는 물질로 이루어진 도전층(106A)이 제 1 하부 클래드층(104)와 제 2 하부 클래드층(110) 사이에서 활성영역(112)의 전면에 걸쳐서 분포하게 된다.
따라서, 본 발명의 바람직한 실시예에 따르면, 도전층(106A)이 하부에서 전류가 활성영역(112)의 전체에 걸쳐 고르게 흐르도록하는 전류 확산층과 같은 역할을 하게되어, 결과적으로 활성영역(112)의 전체에 걸쳐 고르게 전자와 정공이 재결합을 하게 되는 효과가 발생된다.
따라서, 반도체 소자의 크기에 상관없이 한면의 전극만으로도 충분한 전류의 확산이 가능해지는 구조를 구현하는 것이 가능하게 되었다.
도 3b는 본 발명의 바람직한 다른 실시예에 따라 형성된 전극 구조를 설명하기 위한 평면도이다.
도 3b에 도시한 본 발명의 바람직한 다른 실시예는 도전층(108B)의 형상을 스트라이프 형상으로 형성한 점에 있어서 도 3a에 도시한 실시예와 상이하다. 하지만, 본 발명의 특징을 갖는 도전층은 직사각형 또는 원형등의 다양한 형태로 변형하는 것이 가능하다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 발광 소자를 설명하기 위한 단면도이다.
도 4에 도시한 바와 같이, 반도체 발광 소자(100)는 투명 기판(102), 투명기판(102) 상에 형성된 제 1 하부 클래드층(104), 제 1 하부 클래드층(104) 상에 형성되며 도전층(106) 및 n-형 전극을 구비하는 전극 구조체, 전극 구조체의 도전층(106) 상에 형성된 제 2 하부 클래드층(110), 제 2 하부 클래드층(110) 상에 형성된 활성영역(112), 활성영역(112) 상에 형성된 상부 클래드층(114)을 및 p-형 전극(118)을 포함한다.
본 발명의 바람직한 실시예에서는 투명 기판(104)은 사파이어(Al2O3) 또는 실리콘 카바이드(SiC)와 같은 투명한 부전도성 물질로 형성하였으며, 제 1 하부 클래드층(104)은 n-형의 AlGaN/GaN으로 형성하였다. 비록, 도면에 도시하지는 않았지만, 투명 기판(102)과 제 1 하부 클래드층(104) 사이에 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물로 이루어진 화합물 반도체층을 더 형성할 수도 있다.
본 발명의 바람직한 실시예에 따르면, 활성영역(112)은 전자-정공 등의 캐리어 재결합에 의해 레이저 발진이 일어나는 물질층으로써, 다중 양자 우물(MQW: multi quantum well) 구조를 갖는 GaN계열의 III-V족 질화물 화합물 반도체층이며, 그 중에서도 InxAlyGa1-x-yN(0 ≤x ≤1, 0 ≤y ≤1 그리고 x+y ≤1)층인 것이 바람직하다. 이외에 활성영역(112)은 GaN계열의 III-V족 질화물 화합물 반도체층에 인듐(In)을 소정의 비율로 함유하는 물질층, 예를 들면 InGaN층일 수도 있다.
p-형 전극(118)은 Pd, Ni, Pt, Ag 또는 이와 유사한 특성을 갖는 도전성 물질 또는 이들의 합금을 이용하여 형성할 수 있으며, n-형 전극(116)은 Ti, Al 또는 이와 유사한 특성을 갖는 도전성 물질을 이용하여 형성할 수 있다.
본 발명의 바람직한 실시예에 따르면, 도전층은 제 1 하부 클래드층(104)과 동일한 n-형 반도체를 재성장시켜서 제 2 하부 클래드층(110)을 형성할 수 있는 물질로 형성되는 것이 바람직하다. 또한, n-형 전극(116)과는 오믹 컨택을 유지하도록 형성하는 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에 따르면, 도전층은 제 1 및 제 2 하부 클래드층을 구성하는 n-형 반도체층과 비저항이 10-3Ω㎝ 보다 적은 값의 오믹접합을 갖도록 W, Al, Mo 계열의 금속을 사용하거나 ITO 계열의 고전도성 유전막을 사용할 수 있다.
도 5a 내지 도 5h는 본 발명의 바람직한 또 다른 실시예에 따라 반도체 발광 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
먼저, 도 5a에 도시한 바와 같이, 투명 기판(202) 상에 제 1 하부 클래드층(204)를 형성한다. 본 발명의 바람직한 실시예에서는 투명 기판(204)은 사파이어 기판으로 하였으며, 제 1 하부 클래드층(204)은 n-형의 AlGaN/GaN으로 형성하였다.
다음 단계로, 도 5b에 도시한 바와 같이, 제 1 하부 클래드층(204)을 소정 형상으로 패터닝하여 트렌치(205)를 형성한다.
이어서, 도 5c에 도시한 바와 같이, 상기 제 1 하부 클래드층(204)에 형성된 트렌치(205) 내에 도전성 물질을 형성하여 소정 형상으로 패터닝된 도전층(206)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 도전층(206)을 도핑된 폴리실리콘 또는 메탈등을 사용하여 형성할 수 있다. 또한, 본 발명의 바람직한 실시예에 따르면, 도전층(106)을 2,000 Å 내지 5,000 Å의 두께로 형성하였다.
계속하여, 도 5d에 도시한 바와 같이, 패터닝된 도전층(206) 상에 SiO2와 같은 유전물질로 형성된 보조층(208)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 보조층(208)은 후속하는 공정에서 도전층(206)을 보호하는 역할을 함은 물론 그 위에 형성되는 제 2 하부 클래드층(210)이 용이하게 성장되도록 한다.
다음 단계로, 도 5e에 도시한 바와 같이, 보조층(208)상에 제 2 하부 클래드층(210)을 형성한다. 본 발명의 바람직한 일실시예에 따르면, 보조층(208)상에 제 2 하부 클래드층(210)을 PENDEO 에피택시(epitaxy) 방법을 이용하여 성장하였다. 물론, 제 2 하부 클래드층(210)은 제 1 하부 클래드층(204)과 동일하게 n-형의 AlGaN/GaN으로 형성하였다.
도 5f 내지 도 5h에 도시한 후속 공정은 도 2d 내지 도f를 참조하여 설명한 실시예와 동일함으로써 자세한 설명은 생략하기로 한다.
본 발명의 바람직한 실시예에서, 도 2a 내지 도 2f를 참조하여 설명한 실시예에서는 ELOG 방법을 이용하여 제 2 하부 클래드층을 성장하였으며, 보조층을 형성하지 않았지만, PENDEO 에피택시 방법을 이용하여 제 2 하부 클래드층을 성장할 수도 있으며, 또한 보조층을 형성한 후 ELOG 방법을 이용하여 제 2 하부 클래드층을 성장하는 방법을 사용하여 본 발명의 사상을 구현할 수도 있음에 주목을 하여야 한다.
또한, 본 발명의 바람직한 실시예에 따르면, 도전층의 패턴의 형성은 다양하게 변형될 수 있으며, 이러한 패턴이 활성영역의 전체 면적에 대비한 면적비는 약 20% 내지 80%를 가지는 구조가 바람직하다.
또한, 본 발명의 바람직한 실시예에 따르면, 도전층의 패턴의 폭은 1 ㎛ 내지 100 ㎛의 범위를 갖도록 형성하는 것이 바람직하다.
또한, 본 발명의 바람직한 실시예에 따르면, 칩의 크기가 0.5 mm2 이상인 소자에서 특히 유용하게 적용될 수 있으며, n-형 전극이 소자의 한쪽 모서리에 위치하는 수평구조의 반도체 발광소자에 더욱 효과적으로 적용됨을 알 수 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 보조층은 SiO2 또는 SiN의 물질을 사용하여 형성할 수 있으며, 도전층이 재성장되는 동안에 열처리 조건을 조절하여 자발적으로 형성되도록 할 수 있다.
상기한 바와 같이 구성된 본 발명의 바람직한 실시예에 따르면, 활성 영역에 균일하게 전류를 확산시킬 수 있는 p-형 전극 구조체 및 그 제조 방법을 제공할 수 있는 효과가 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 활성 영역에 균일하게 전류를 확산시킬 수 있는 p-형 전극 구조체를 구비하는 반도체 발광 소자 및 그 제조 방법을 제공할 수 있는 효과가 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 종래 반도체 발광소자에 있어서 문제가 되었던 전류 모임 현상을 해결한 수평 구조의 반도체 발광 소자을 구현함으로써 동작전압을 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 바람직한 실시예에 따르면, p-형 전극과 n-형 전극간의 사이가 멀어져도 균일한 전류를 활성영역에 확산시킬 수 있으므로 플립칩 공정에 적합한 반도체 발광소자를 구현할 수 있는 효과가 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 효과적으로 웨이퍼 면적을 활용할 수 있으므로 웨이퍼의 전체적인 수율이 증가하는 효과가 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 제 1 하부 클래드층과 제 2 하부 클래드층 사이의 계면이 적게 형성되는 구조를 가지므로써 방출 빛의 계면에서의 산란 효과가 줄어들어 레이저빔을 효율적으로 발진시킬 수 있는 효과가 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불구하며, 당해 분야에서 통상적인 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 첨부된 특허청구범위로 정해져야 할 것이다.
도 1은 종래 기술에 따라 제조된 반도체 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따라 반도체 발광 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 3a는 본 발명의 바람직한 실시예에 따라 형성된 전극 구조를 설명하기 위한 평면도이다.
도 3b는 본 발명의 바람직한 다른 실시예에 따라 형성된 전극 구조를 설명하기 위한 평면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 발광 소자를 설명하기 위한 단면도이다.
도 5a 내지 도 5h는 본 발명의 바람직한 또 다른 실시예에 따라 반도체 발광 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
100, 200: 반도체 발광 소자 102, 202: 투명 기판
104, 204: 제 1 하부 클래드층 106, 106A, 106B, 206: 도전층
208: 보조층 110, 210: 제 2 하부 클래드층
112, 212: 활성층 114, 214: 상부 클래드층
116, 116A, 116B: n-형 전극 118, 218: p-형 전극

Claims (27)

  1. 부전도성 기판 및 상기 부전도성 기판 상에 n-형 반도체층을 구비하는 수평구조의 반도체 발광소자에 있어서,
    상기 n-형 반도체층의 소정영역에 형성되는 n-형 전극;
    상기 n-형 반도체층의 내에 형성되며 상기 n-형 전극과 전기적으로 연결되어 전류를 n-형 반도체층 내에 균일하게 확산시키는 도전층:을 포함하는 것을 특징으로 하는 전극 구조체.
  2. 제 1 항에 있어서,
    상기 도전층은 격자 구조의 형상을 갖는 것을 특징으로 하는 전극 구조체.
  3. 제 1 항에 있어서,
    상기 도전층은 스트라이프 형상의 구조를 갖는 것을 특징으로 하는 전극 구조체.
  4. 제 1 항에 있어서,
    상기 도전층 상에 상기 도전층을 보호하고 후속하여 형성되는 층이 용이하게 성장되도록 보조층을 더 포함하는 것을 특징으로 하는 전극 구조체.
  5. 제 1 내지 제 4항중 어느한 항에 있어서,
    상기 도전층을 도핑된 폴리실리콘을 사용하여 형성을 사용하여 형성하는 것을 특징으로 하는 전극 구조체.
  6. 제 1 내지 제 4항중 어느한 항에 있어서,
    상기 도전층을 W, Al, Mo 계열의 금속을 사용하여 형성을 사용하여 형성하는 것을 특징으로 하는 전극 구조체.
  7. 제 1 내지 제 4항중 어느한 항에 있어서,
    상기 도전층이 2,000 Å 내지 5,000 Å의 두께를 가지도록 형성하는 것을 특징으로 하는 전극 구조체.
  8. 제 1 내지 제 4항중 어느한 항에 있어서,
    상기 도전층의 패턴의 폭은 1 ㎛ 내지 100 ㎛의 범위를 갖도록 형성하는 것을 특징으로 하는 전극 구조체.
  9. 부전도성 기판;
    상기 부전도성 기판 상에 형성된 제 1 하부 클래드층;
    상기 제 1 하부 클래드층 상에 소정 형상을 갖으며 형성된 도전층;
    상기 도전층의 소정 영역 상에 형성된 제 2 하부 클래드층;
    상기 제 2 하부 클래드층 상에 형성된 활성영역;
    상기 활성영역 상에 형성된 상부 클래드층;
    상기 상부 클래드층 상에 형성된 상부 전극; 및
    상기 도전층과 전기적으로 연결되며 상기 도전층의 나머지 영역 상에 형성되는 하부 전극:을 포함하는 것을 특징으로 하는 반도체 발광소자.
  10. 제 9 항에 있어서,
    상기 도전층은 격자 구조의 형상을 갖는 것을 특징으로 하는 반도체 발광소자.
  11. 제 9 항에 있어서,
    상기 도전층은 스트라이프 형상의 구조를 갖는 것을 특징으로 하는 반도체 발광소자.
  12. 제 9 항에 있어서,
    상기 도전층 상에 상기 도전층을 보호하고 후속하여 형성되는 층이 용이하게 성장되도록 보조층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  13. 제 9 내지 제 12항중 어느한 항에 있어서,
    상기 도전층을 도핑된 폴리실리콘을 사용하여 형성을 사용하여 형성하는 것을 특징으로 하는 반도체 발광소자.
  14. 제 9 내지 제 12항중 어느한 항에 있어서,
    상기 도전층을 W, Al, Mo 계열의 금속을 사용하여 형성을 사용하여 형성하는 것을 특징으로 하는 반도체 발광소자.
  15. 제 9 내지 제 12항중 어느한 항에 있어서,
    상기 도전층이 2,000 Å 내지 5,000 Å의 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 발광소자.
  16. 제 9 내지 제 12항중 어느한 항에 있어서,
    상기 도전층의 패턴의 폭은 1 ㎛ 내지 100 ㎛의 범위를 갖도록 형성하는 것을 특징으로 하는 반도체 발광소자.
  17. 부전도성 기판 및 상기 부전도성 기판 상에 n-형 반도체층을 구비하는 수평구조의 반도체 발광소자에 있어서,
    상기 n-형 반도체층 상에 소정 형상을 갖는 도전층을 형성하는 단계;
    상기 소정 형상의 도전층 상에 상기 n-형 반도체층과 동일한 유형의 반도체층을 재성장시키는 단계;
    상기 재성장된 반도체층 상에 활성영역 및 p-형 반도체층을 형성하는 단계;
    상기 p-형 반도체층 및 상기 활성영역을 상기 패터닝된 도전층이 노출될 때 까지 소정 형상으로 패터닝하는 단계;
    상기 패터닝된 p-형 반도체층 상에 p-형 전극을 형성하는 단계; 및
    상기 노출된 패터닝된 도전층과 전기적으로 연결되도록 n-형 전극을 형성하는 단계:를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  18. 제 17 항에 있어서,
    상기 재성장 단계가 ELOG 방법에 의하여 수행되는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  19. 부전도성 기판 및 상기 부전도성 기판 상에 n-형 반도체층을 구비하는 수평구조의 반도체 발광소자에 있어서,
    상기 n-형 반도체층 상에 소정 형상을 갖는 도전층을 형성하는 단계;
    상기 n-형 반도체층을 트렌치 형상으로 식각하는 단계;
    상기 트렌치 내에 도전물질을 소정 높이 까지 충진함으로써 패터닝된 도전층을 형성하는 단계;
    상기 n-형 반도체층을 재성장시키는 단계;
    상기 재성장된 n-형 반도체층 상에 활성영역 및 p-형 반도체층을 형성하는 단계;
    상기 p-형 반도체층 및 상기 활성영역을 상기 패터닝된 도전층이 노출될 때 까지 소정 형상으로 패터닝하는 단계;
    상기 패터닝된 p-형 반도체층 상에 p-형 전극을 형성하는 단계; 및
    상기 노출된 패터닝된 도전층과 전기적으로 연결되도록 n-형 전극을 형성하는 단계:를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 재성장 단계가 PENDEO 에피택시 방법에 의하여 수행되는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  21. 제 17 내지 20항중 어느한 항에 있어서,
    상기 도전층을 보호하고 후속하여 형성되는 층이 용이하게 성장되도록 상기 보 패터닝된 도전층 상에 보조층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 발광 소자를 제조하는 방법.
  22. 제 17 내지 20 항중 어느한 항에 있어서,
    상기 패터닝된 도전층은 격자 구조의 형상을 갖는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  23. 제 17 내지 20항중 어느한 항에 있어서,
    상기 패터닝된 도전층은 스트라이프 형상의 구조를 갖는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  24. 제 17 내지 제 20항중 어느한 항에 있어서,
    상기 도전층을 도핑된 폴리실리콘을 사용하여 형성을 사용하여 형성하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  25. 제 17 내지 제 20항중 어느한 항에 있어서,
    상기 도전층을 W, Al, Mo 계열의 금속을 사용하여 형성을 사용하여 형성하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  26. 제 17 내지 제 20항중 어느한 항에 있어서,
    상기 도전층이 2,000 Å 내지 5,000 Å의 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
  27. 제 17 내지 제 20항중 어느한 항에 있어서,
    상기 도전층의 패턴의 폭은 1 ㎛ 내지 100 ㎛의 범위를 갖도록 형성하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.
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