KR20050068772A - Method for manufacturing semiconductor device with multi-layered metal line - Google Patents
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Abstract
본 발명은 다층 배선 구조의 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 기판에 일련의 반도체 소자 공정을 진행하고 반도체 소자에 수직으로 연결되는 콘택 전극을 형성하는 단계와, 보호막이 있는 기판 상부에 역순으로 금속 배선 형성, 층간 절연막 증착, 비아 및 금속 배선 형성을 진행하여 다층의 배선을 형성하는 단계와, 반도체 기판의 콘택 전극 면과 보호막 기판의 하부 금속 배선 면이 서로 맞닿도록 접합하는 단계를 포함한다. 그러므로 본 발명은 콘택 전극까지의 반도체 소자 제조 공정과 콘택 전극 이후부터의 다층 배선 제조 공정을 따로 분리하여 진행하고 완성된 반도체 기판 및 다층 배선 구조물을 서로 접합함으로써 공정 시간을 2배이상 감소하면서 제조 공정의 수율 및 신뢰성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a multi-layered wiring structure. In particular, the present invention relates to a method of manufacturing a semiconductor device having a multi-layered wiring structure. Forming a plurality of wirings by performing metal wiring formation, interlayer insulating film deposition, vias and metal wiring formation, and bonding the contact electrode surface of the semiconductor substrate and the lower metal wiring surface of the protective film substrate to be in contact with each other. Therefore, the present invention proceeds by separating the semiconductor device fabrication process up to the contact electrode and the multilayer wiring fabrication process after the contact electrode separately and joining the completed semiconductor substrate and the multilayer wiring structure to each other while reducing the process time by more than two times. Can improve the yield and reliability.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 다층 배선 구조의 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a multilayer wiring structure capable of improving the yield and reliability of the semiconductor device.
현재 반도체 소자의 크기가 축소되는 동시에 고속 동작을 요구하고 있으므로 미세 제조 기술로 반도체 소자를 제조하는 것 이외에도 소자 자체의 수행 능력을 크게 향상시키도록 하고 있다. 이에 반도체 소자는 성능을 극대화하는 방안으로 다층 배선 구조를 채택하고 있다.Since the size of the semiconductor device is being reduced at the same time and high speed operation is required, the performance of the device itself is greatly improved in addition to the manufacture of the semiconductor device through the micro fabrication technology. Accordingly, the semiconductor device adopts a multilayer wiring structure to maximize performance.
다층 배선 구조를 갖는 반도체 소자로서 MOS 트랜지스터의 제조 공정을 설명하면 다음과 같다.A manufacturing process of a MOS transistor as a semiconductor device having a multilayer wiring structure is as follows.
우선 반도체 기판에 STI(Shallow Trench Isolation) 등의 소자 분리 공정을 실시하여 소자 분리막을 형성한다. 그리고 소자 분리막 사이의 반도체 기판에 게이트 절연막 및 게이트 전극을 순차적으로 형성한다. 이때 게이트 전극의 상부면에는 하드 마스크(hard mask)의 절연막 및 반사 방지막(anti reflective coating layer) 등이 추가 형성될 수 있다.First, an isolation layer, such as shallow trench isolation (STI), is performed on a semiconductor substrate to form an isolation layer. The gate insulating film and the gate electrode are sequentially formed on the semiconductor substrate between the device isolation films. In this case, an insulating film and an anti reflective coating layer of a hard mask may be additionally formed on the upper surface of the gate electrode.
그리고 LDD 이온 주입 공정을 실시하여 게이트 전극 에지와 소자 분리막 사이의 반도체 기판내에 저농도의 도펀트가 주입된 LDD(Lightly Doped Drain) 영역을 형성한 후에, 게이트 전극 및 게이트 절연막의 측벽에 절연 물질로 된 스페이서(spacer)를 형성한다.The LDD ion implantation process is performed to form a lightly doped drain (LDD) region in which a low concentration of dopant is implanted in the semiconductor substrate between the gate electrode edge and the device isolation layer. form a spacer.
그 다음 소오스 및 드레인 이온 주입 공정을 진행하여 스페이서와 소자 분리막 사이의 반도체 기판내에 고농도의 도펀트가 주입된 소오스 및 드레인 영역을 형성한다.Next, a source and drain ion implantation process is performed to form a source and drain region in which a high concentration of dopant is implanted in the semiconductor substrate between the spacer and the device isolation layer.
이와 같이 게이트 전극, 소오스 및 드레인 영역을 갖는 MOS 트랜지스터가 형성된 반도체 기판 상부면에 식각 정지막 및 층간 절연막을 순차 적층하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 층간 절연막 표면을 평탄화한다.As such, an etch stop film and an interlayer insulating film are sequentially stacked on the upper surface of the semiconductor substrate on which the MOS transistor having the gate electrode, the source and the drain regions are formed, and the surface of the interlayer insulating film is planarized by a chemical mechanical polishing (CMP) process.
그리고 층간 절연막에 배선 공정을 진행하여 하부 소오스 및 드레인 영역과 수직으로 연결되는 콘택 전극과, 이에 연결되는 금속 배선을 형성한다. 이후 다층의 층간 절연막에 다층의 금속 배선과 비아들을 형성한다.A wiring process is performed on the interlayer insulating film to form a contact electrode vertically connected to the lower source and drain regions and a metal wiring connected thereto. Thereafter, multilayer metal interconnections and vias are formed on the multilayer interlayer insulating layer.
그런데 이와 같은 다층 배선 구조를 갖는 반도체 소자의 제조 공정에 있어서, 어느 하나의 공정이 잘못되면 여태까지 진행했던 반도체 웨이퍼 기판을 폐기처분해야하는 문제점이 있었다.By the way, in the manufacturing process of the semiconductor element which has such a multilayer wiring structure, when any one process was wrong, there existed a problem that the semiconductor wafer substrate which had advanced until now must be discarded.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 콘택 전극까지의 반도체 소자 제조 공정과 콘택 전극 이후부터의 다층 배선 제조 공정을 따로 분리하여 진행하고 완성된 반도체 기판 및 다층 배선 구조물을 서로 접합함으로써 공정 시간을 2배이상 감소하면서 제조 공정의 수율 및 신뢰성을 향상시킬 수 있는 다층 배선 구조의 반도체 소자 제조 방법을 제공하는데 있다.The object of the present invention is to separate the semiconductor device manufacturing process up to the contact electrode and the multi-layer wiring manufacturing process after the contact electrode in order to solve the problems of the prior art as described above and the completed semiconductor substrate and the multilayer wiring structure to each other The present invention provides a method for manufacturing a semiconductor device having a multilayer wiring structure that can improve the yield and reliability of the manufacturing process while reducing the process time by more than two times by bonding.
상기 목적을 달성하기 위하여 본 발명은 다층의 배선을 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판에 일련의 반도체 소자 공정을 진행하고 반도체 소자에 수직으로 연결되는 콘택 전극을 형성하는 단계와, 보호막이 있는 기판 상부에 역순으로 금속 배선 형성, 층간 절연막 증착, 비아 및 금속 배선 형성을 진행하여 다층의 배선을 형성하는 단계와, 반도체 기판의 콘택 전극 면과 보호막 기판의 하부 금속 배선 면이 서로 맞닿도록 접합하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device having a multi-layered wiring, comprising the steps of performing a series of semiconductor device processes on the semiconductor substrate and forming a contact electrode vertically connected to the semiconductor device; Forming a plurality of wirings in reverse order by forming metal wirings, depositing an interlayer insulating film, forming vias and metal wirings in the reverse order, and bonding the contact electrode surfaces of the semiconductor substrate and the lower metal wiring surfaces of the protective film substrate to be in contact with each other. It includes a step.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1 내지 도 3은 본 발명에 따른 다층 배선 구조의 반도체 소자 제조 방법을 설명하기 위한 공정 순서도이다.1 to 3 are process flowcharts illustrating a method for manufacturing a semiconductor device having a multilayer wiring structure according to the present invention.
도 1 내지 도 3을 참조하면, 본 발명에 따른 다층 배선 구조의 반도체 소자 제조 방법은 다음과 같다.1 to 3, a method of manufacturing a semiconductor device having a multilayer wiring structure according to the present invention is as follows.
도 1에 도시한 바와 같이, 반도체 기판(10)에 통상의 반도체 소자 공정을 진행한다. 우선 반도체 기판(10)에 STI 등의 소자 분리 공정을 실시하여 소자 분리막(12)을 형성한다. 이때 트렌치형 소자 분리막(12) 아래에는 라이너 절연막(14)이 형성되어 되어 있다. 그리고 소자 분리막(12) 사이의 반도체 기판(10)에 게이트 절연막(16) 및 게이트 전극(18)을 순차적으로 형성한다. 이때 게이트 전극(18)의 상부면에는 하드 마스크의 절연막 및 반사 방지막 등이 추가 형성될 수 있다.As shown in FIG. 1, a normal semiconductor element process is performed on the semiconductor substrate 10. First, an element isolation process such as STI is performed on the semiconductor substrate 10 to form an element isolation film 12. In this case, a liner insulating layer 14 is formed under the trench type isolation layer 12. In addition, the gate insulating film 16 and the gate electrode 18 are sequentially formed on the semiconductor substrate 10 between the device isolation layers 12. In this case, an insulating film and an antireflection film of a hard mask may be additionally formed on the upper surface of the gate electrode 18.
이후 LDD 이온 주입 공정을 실시하여 게이트 전극(18) 에지와 소자 분리막(12) 사이의 반도체 기판(10)내에 저농도의 도펀트가 주입된 LDD 영역(20)을 형성한 후에, 게이트 전극(18) 및 게이트 절연막(16)의 측벽에 절연 물질로 된 스페이서(22)를 형성한다. 그 다음 소오스 및 드레인 이온 주입 공정을 진행하여 스페이서(22)와 소자 분리막(12) 사이의 반도체 기판(10)내에 고농도의 도펀트가 주입된 소오스 및 드레인 영역(24)을 형성한다.Thereafter, an LDD ion implantation process is performed to form the LDD region 20 in which a low concentration of dopant is implanted in the semiconductor substrate 10 between the edge of the gate electrode 18 and the device isolation layer 12. Spacers 22 made of an insulating material are formed on the sidewalls of the gate insulating film 16. Next, a source and drain ion implantation process is performed to form a source and drain region 24 in which a high concentration of dopant is implanted in the semiconductor substrate 10 between the spacer 22 and the device isolation layer 12.
이와 같이 게이트 전극(18), 소오스 및 드레인 영역(24)을 갖는 MOS 트랜지스터가 형성된 반도체 기판(10) 상부면에 식각 정지막(26) 및 층간 절연막(28)을 순차 적층하고 화학적기계적연마(CMP) 공정으로 층간 절연막(28) 표면을 평탄화한다.As such, the etch stop layer 26 and the interlayer insulating layer 28 are sequentially stacked on the upper surface of the semiconductor substrate 10 on which the MOS transistor having the gate electrode 18, the source and drain regions 24 are formed, and chemical mechanical polishing (CMP) is performed. ) Planarize the surface of the interlayer insulating film 28.
그리고 층간 절연막(28)에 배선 공정을 진행하여 하부 소오스 및 드레인 영역(24)과 수직으로 연결되는 콘택 전극(32)을 형성한다. 이때 층간 절연막(28)의 콘택 전극(32)의 홀 내부에는 장벽 금속막(barrier metal)(30)이 형성된다.A wiring process is performed on the interlayer insulating layer 28 to form a contact electrode 32 vertically connected to the lower source and drain regions 24. In this case, a barrier metal layer 30 is formed in the hole of the contact electrode 32 of the interlayer insulating layer 28.
그 다음 도 2에 도시된 바와 같이, 보호막(40)의 기판 상부에 콘택 전극부터 다층 배선의 제조 공정을 역순으로 진행한다. 이에 보호막(40) 상부면에 최상의 층간 절연막(42, 44)을 증착하고 그 층간 절연막(42, 44)에 최종의 금속 배선(46)을 형성한다. Next, as shown in FIG. 2, the manufacturing process of the multilayer wiring from the contact electrode on the substrate of the protective film 40 is performed in the reverse order. Accordingly, the best interlayer insulating films 42 and 44 are deposited on the upper surface of the protective film 40, and the final metal wiring 46 is formed on the interlayer insulating films 42 and 44.
그리고 다시 중간의 층간 절연막(48, 50, 52)을 증착하고 이들 층간 절연막(48, 50, 52)에 듀얼 다마신 공정으로 금속 배선(56)과 이에 수직으로 연결되는 비아(via)(54)를 제조한다.Then, the intermediate interlayer insulating films 48, 50, and 52 are deposited, and vias 54 connected to the metal wires 56 and perpendicularly to the interlayer insulating films 48, 50, and 52 are subjected to a dual damascene process. To prepare.
계속해서 다시 하부의 층간 절연막(58, 60, 62)을 증착하고 이들 층간 절연막(58, 60, 62)에 듀얼 다마신 공정으로 금속 배선(66)과 이에 수직으로 연결되는 비아(64)를 제조한다. 이들 층간 절연막(48∼52, 58∼62)의 비아(54, 64) 홀 내부에는 장벽 금속막이 추가 형성될 수도 있다.Subsequently, the lower interlayer insulating films 58, 60, and 62 are deposited again, and the metal wiring 66 and the vias 64 connected to the vertical lines are perpendicularly connected to the interlayer insulating films 58, 60, and 62 by a dual damascene process. do. A barrier metal film may be further formed inside the vias 54 and 64 of the interlayer insulating films 48 to 52 and 58 to 62.
그리고나서 도 3에 도시된 바와 같이, 도 1의 콘택 전극(32)까지 제조된 반도체 기판(10)과 도 2의 다층 배선(46, 56, 66)들이 형성된 보호막(40)의 기판으로 서로 접합시킨다. 이때 다층 배선의 기판에서 하부 금속 배선(66)과 반도체 기판(10)의 콘택 전극(32)이 서로 맞닿게 접합하여 본 발명에 따른 다층 배선의 반도체 소자를 완성한다. 여기서 도 1의 콘택 전극(32)까지 제조된 반도체 기판(10)의 상부면과 도 2의 다층 배선(46, 56, 66)들이 형성된 보호막(40)의 기판의 상부면은 서로 접합을 위하여 그 표면이 화학적기계적연마(CMP) 공정으로 연마되어 평탄화된 상태를 갖는 것이 바람직하다. Then, as shown in FIG. 3, the semiconductor substrate 10 manufactured up to the contact electrode 32 of FIG. 1 and the protective film 40 formed with the multilayer wirings 46, 56, and 66 of FIG. 2 are bonded to each other. Let's do it. At this time, the lower metal wiring 66 and the contact electrode 32 of the semiconductor substrate 10 are bonded to each other in contact with each other on the substrate of the multilayer wiring to complete the semiconductor device of the multilayer wiring according to the present invention. Here, the upper surface of the semiconductor substrate 10 manufactured up to the contact electrode 32 of FIG. 1 and the upper surface of the substrate of the passivation layer 40 on which the multilayer wirings 46, 56, 66 of FIG. 2 are formed are bonded to each other. It is preferred that the surface is polished by a chemical mechanical polishing (CMP) process to have a flattened state.
상술한 바와 같이, 본 발명은 콘택 전극까지의 반도체 소자 제조 공정과 콘택 전극 이후부터의 다층 배선 제조 공정을 따로 분리하여 진행하고 완성된 반도체 기판 및 다층 배선이 있는 기판을 서로 접합함으로써 전체 반도체 소자의 제조 공정 시간을 2배이상 감소할 수 있다.As described above, the present invention proceeds by separating the semiconductor device fabrication process up to the contact electrode and the multilayer wiring fabrication process after the contact electrode separately, and joining the completed semiconductor substrate and the substrate with the multilayer wiring to each other. The manufacturing process time can be reduced by more than two times.
이에 따라 본 발명은 전체 제조 공정중에 불량이 발생할 경우 반도체 웨이퍼 기판을 폐기처분하지 않고 불량이 발생한 콘택 전극이 있는 반도체 기판 또는 다층 배선이 있는 기판부분을 선별하여 폐기처분하기 때문에 제조 공정의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.Accordingly, in the present invention, when defects occur during the entire manufacturing process, the semiconductor wafer substrates with defective contact electrodes or substrate portions with multilayer wirings are selected and disposed of, without discarding the semiconductor wafer substrates. There is an effect to improve.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
도 1 내지 도 3은 본 발명에 따른 다층 배선 구조의 반도체 소자 제조 방법을 설명하기 위한 공정 순서도이다.1 to 3 are process flowcharts illustrating a method for manufacturing a semiconductor device having a multilayer wiring structure according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
10 : 반도체 기판 12 : 소자 분리막10 semiconductor substrate 12 device isolation film
16 : 게이트 절연막 18 : 게이트 전극16 gate insulating film 18 gate electrode
20 : LDD 영역 22 : 스페이서20: LDD region 22: spacer
24 : 소오스 및 드레인 영역 26 : 식각 정지막24 source and drain regions 26 etch stop film
28 : 층간 절연막 30 : 장벽 금속막28 interlayer insulating film 30 barrier metal film
32 : 콘택 전극 40 : 보호막의 기판32 contact electrode 40 substrate of protective film
42, 44, 48, 50, 52, 58, 60, 62 : 다층 층간 절연막42, 44, 48, 50, 52, 58, 60, 62: multilayer interlayer insulating film
46, 56, 66 : 다층 금속 배선46, 56, 66: multilayer metal wiring
54, 64 : 비아54, 64: Via
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| KR1020030100580A KR20050068772A (en) | 2003-12-30 | 2003-12-30 | Method for manufacturing semiconductor device with multi-layered metal line |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878402B1 (en) * | 2007-07-25 | 2009-01-13 | 삼성전기주식회사 | Semiconductor device with multi-layer metal line and method of manufacturing the same |
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2003
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|---|---|---|---|---|
| KR100878402B1 (en) * | 2007-07-25 | 2009-01-13 | 삼성전기주식회사 | Semiconductor device with multi-layer metal line and method of manufacturing the same |
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