KR20050068372A - Method for forming contact-hole in semiconductor device - Google Patents
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Abstract
본 발명은 게이트스페이서질화막의 과도식각에 따른 반도체기판 표면의 소모를 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상부에 게이트산화막, 게이트배선막 및 게이트하드마스크질화막의 순서로 적층된 복수개의 게이트배선을 형성하는 단계, 상기 게이트배선을 포함한 전면에 게이트완충산화막과 게이트스페이서질화막을 차례로 형성하는 단계, 상기 게이트스페이서질화막 상에 상기 게이트배선 사이를 충분히 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 게이트배선 사이에 콘택홀을 일부 개방시키는 단계, 상기 일부 개방된 콘택홀을 포함한 전면에 스텝커버리지가 나쁜 희생질화막을 형성하는 단계, 상기 희생질화막을 일부 제거하는 단계, 플로로카본계 가스와 산소가스가 혼합된 플라즈마를 이용하여 상기 게이트스페이서질화막을 전면 건식식각하는 단계, 및 상기 게이트완충산화막을 제거하여 상기 콘택홀을 완전히 개방시키는 단계를 포함한다. The present invention is to provide a method for forming a contact hole of a semiconductor device suitable for preventing the exhaustion of the surface of the semiconductor substrate due to the excessive etching of the gate spacer nitride film, the method of manufacturing a semiconductor device of the present invention is a gate oxide film, a gate on the semiconductor substrate Forming a plurality of gate wirings stacked in the order of a wiring film and a gate hard mask nitride film, sequentially forming a gate buffer oxide film and a gate spacer nitride film on the entire surface including the gate wiring, and forming the gate spacer on the gate spacer nitride film. Forming an interlayer insulating layer until the gap is sufficiently filled; selectively etching the interlayer insulating layer to partially open the contact hole between the gate wirings; and having a poor step coverage on the entire surface including the partially opened contact hole. Forming a step, the sacrificial Removing a portion of the film, dry etching the gate spacer nitride using a plasma mixed with fluorocarbon gas and oxygen gas, and removing the gate buffer oxide to completely open the contact hole. do.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for forming contact holes in a semiconductor device.
반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. As the degree of integration of semiconductor devices increases, the gap between conductive lines such as gate lines is narrowing, and thus, contact process margins are decreasing. In order to secure such a contact process margin, a self aligned contact (SAC) process is being performed.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도로서, 좌측은 게이트배선과 수직인 단면도이고, 우측은 게이트배선과 평행한 단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the prior art, the left side of which is a cross-sectional view perpendicular to the gate line, and the right side thereof to a cross-section parallel to the gate line.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트배선막(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트배선을 형성한 후, 게이트완충산화막(16)과 게이트스페이서질화막(17)을 증착한다.As shown in FIG. 1A, after the field oxide film 12 is formed on the semiconductor substrate 11 for isolation between devices, the gate oxide film 13, the gate wiring film 14, and the gate are formed on the semiconductor substrate 11. After the gate wirings stacked in the order of the hard mask nitride film 15 are formed, the gate buffer oxide film 16 and the gate spacer nitride film 17 are deposited.
다음으로, 게이트스페이서질화막(17) 상에 게이트배선 사이를 충분히 채울때까지 층간절연막(18)을 형성한 후 평탄화하고, 콘택홀 형성을 위한 마스크(19)를 감광막을 이용하여 형성한다.Next, the interlayer insulating film 18 is formed on the gate spacer nitride film 17 until the gap between the gate wirings is sufficiently filled, and then planarized, and a mask 19 for forming a contact hole is formed using the photosensitive film.
도 1b에 도시된 바와 같이, 마스크(19)를 식각장벽으로 하여 층간절연막(18)을 선택적으로 건식식각하므로써 콘택홀(20)을 형성한 후, 마스크(19)를 제거한다. 이때, 게이트스페이서질화막과 게이트하드마스크질화막이 일부분 소모된다.As shown in FIG. 1B, after the contact hole 20 is formed by selectively dry etching the interlayer insulating film 18 using the mask 19 as an etch barrier, the mask 19 is removed. At this time, the gate spacer nitride film and the gate hard mask nitride film are partially consumed.
도 1c에 도시된 바와 같이, 콘택홀(20)을 포함한 전면에 플라즈마산화막(Plasma Enhanced-Oxide)인 희생산화막(21)을 증착한다. 여기서, 희생산화막(21)은 후속 게이트스페이서질화막(17) 식각시 발생되는 게이트하드마스크질화막(15)의 소모를 방지하기위하여 스텝커버리지(step coverage)가 나쁜 증착방식으로 증착한다.As illustrated in FIG. 1C, a sacrificial oxide film 21, which is a plasma enhanced-oxide, is deposited on the entire surface including the contact hole 20. Here, the sacrificial oxide layer 21 is deposited by a deposition method having poor step coverage in order to prevent the gate hard mask nitride layer 15 from being consumed when the gate spacer nitride layer 17 is subsequently etched.
도 1d에 도시된 바와 같이, 불소를 포함한 용액을 사용하여 습식식각하므로써 희생산화막(21)을 소량 소모시킨다. As shown in FIG. 1D, a small amount of the sacrificial oxide film 21 is consumed by wet etching using a solution containing fluorine.
다음으로, 게이트스페이서질화막(17)을 비등방성식각방식으로 전면 건식식각하여 반도체 기판(11) 표면을 개방시키는 콘택홀(20a)을 완성한다. 이때, 반도체 기판(11) 표면 상에 게이트스페이서질화막(17)이 잔류하지 않도록 과도식각(over etch)을 진행한다. 여기서, 게이트스페이서질화막(17)을 비등방성식각으로 진행하는 이유는, 게이트스페이서질화막(17)의 측벽소모를 줄이기 위함이다. Next, the gate spacer nitride film 17 is completely dry-etched by an anisotropic etching method to complete the contact hole 20a for opening the surface of the semiconductor substrate 11. In this case, overetch is performed so that the gate spacer nitride film 17 does not remain on the semiconductor substrate 11 surface. The reason why the gate spacer nitride film 17 is anisotropically etched is to reduce sidewall consumption of the gate spacer nitride film 17.
그러나, 상술한 종래 기술은 게이트스페이서질화막(17)의 전면 건식식각시 과도식각을 진행하는 과정에서 콘택홀(20a) 바닥에 노출되는 반도체 기판(11)의 소모(도 1d의 'x')가 발생하게 되고, 반도체 기판(x)의 소모가 많을수록 반도체소자의 리프레시 특성이 열화되는 문제가 있다. 반대로, 반도체 기판(11)의 소모량(x)을 감소시키기 위해 과도식각을 진행하지 않으면 반도체 기판(11) 표면 상부에 게이트스페이서질화막(17)의 잔막(residue)이 잔류하여 콘택저항이 상승하며, 이는 소자의 누설전류특성과 수율이 저하되는 문제점이 있다. However, according to the related art, the consumption of the semiconductor substrate 11 exposed to the bottom of the contact hole 20a ('x' in FIG. 1D) during the over-etching of the gate spacer nitride film 17 is performed. There is a problem that the higher the consumption of the semiconductor substrate (x), the lower the refresh characteristics of the semiconductor device. On the contrary, if the transient etching is not performed to reduce the consumption amount x of the semiconductor substrate 11, the residual resistance of the gate spacer nitride film 17 remains on the upper surface of the semiconductor substrate 11 to increase the contact resistance. This is a problem that the leakage current characteristics and yield of the device is reduced.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트스페이서질화막의 과도식각에 따른 반도체기판 표면의 소모를 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above-mentioned problems of the prior art, and an object thereof is to provide a method for forming a contact hole in a semiconductor device suitable for preventing the exhaustion of the surface of the semiconductor substrate due to the excessive etching of the gate spacer nitride film.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상부에 게이트산화막, 게이트배선막 및 게이트하드마스크질화막의 순서로 적층된 복수개의 게이트배선을 형성하는 단계, 상기 게이트배선을 포함한 전면에 게이트완충산화막과 게이트스페이서질화막을 차례로 형성하는 단계, 상기 게이트스페이서질화막 상에 상기 게이트배선 사이를 충분히 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 게이트배선 사이에 콘택홀을 일부 개방시키는 단계, 상기 일부 개방된 콘택홀을 포함한 전면에 스텝커버리지가 나쁜 희생질화막을 형성하는 단계, 상기 희생질화막을 일부 제거하는 단계, 플로로카본계 가스와 산소가스가 혼합된 플라즈마를 이용하여 상기 게이트스페이서질화막을 전면 건식식각하는 단계, 및 상기 게이트완충산화막을 제거하여 상기 콘택홀을 완전히 개방시키는 단계를 포함하는 것을 특징으로 하며, 상기 게이트스페이서질화막을 전면 건식식각하는 단계는 마이크로웨이브 형태 또는 ICP 형태의 등방성 건식식각 장치에서 상기 플로로카본계 가스와 산소가스가 혼합된 플라즈마를 이용하여 진행하되, 상기 게이트완충산화막을 식각중지막으로 하는 것을 특징으로 하며, 상기 마이크로웨이브 형태 또는 ICP 형태의 등방성 건식식각 장치에서 상기 플로로카본계 가스와 상기 산소가스의 유량비는 상기 게이트스페이서질화막 대 상기 게이트완충산화막의 식각선택비를 10:1∼15:1로 만들기 위해 조절되는 것을 특징으로 한다. The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a plurality of gate wirings stacked in the order of a gate oxide film, a gate wiring film and a gate hard mask nitride film on the semiconductor substrate, the front surface including the gate wiring Forming a gate buffer oxide layer and a gate spacer nitride layer in order, forming an interlayer dielectric layer on the gate spacer nitride layer until the gate spacer oxide layer is sufficiently filled with the gate spacer oxide layer, and selectively etching the interlayer dielectric layer to form a contact between the gate lines. Partially opening the hole, forming a sacrificial nitride film having poor step coverage on the front surface including the partially opened contact hole, removing the sacrificial nitride film partially, and plasma in which the fluorocarbon gas and the oxygen gas are mixed. By using the gate spacer nitride front surface gun Etching, and removing the gate buffer oxide layer to completely open the contact hole, wherein the entire dry etching of the gate spacer nitride is performed in an microwave or ICP isotropic dry etching apparatus. Is performed using a plasma in which the fluorocarbon-based gas and oxygen gas are mixed, wherein the gate buffer oxide film is used as an etch stop film, and the flow is in the microwave or ICP isotropic dry etching apparatus. The flow rate ratio of the hydrocarbon-based gas and the oxygen gas may be adjusted to make the etching selectivity ratio of the gate spacer nitride to the gate buffer oxide 10:10 to 15: 1.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도로서, 좌측은 게이트배선과 수직인 단면도이고, 우측은 게이트배선과 평행한 단면도이다.2A through 2F are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an exemplary embodiment of the present invention, the left side of which is a cross-sectional view perpendicular to the gate line, and the right side thereof to a cross-section parallel to the gate line.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트배선막(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트배선을 형성한 후, 게이트완충산화막(36)과 게이트스페이서질화막(37)을 증착한다. As shown in FIG. 2A, after the field oxide film 32 is formed on the semiconductor substrate 31 to separate the devices, the gate oxide film 33, the gate wiring film 34, and the gate are formed on the semiconductor substrate 31. After the gate wirings stacked in the order of the hard mask nitride film 35 are formed, the gate buffer oxide film 36 and the gate spacer nitride film 37 are deposited.
여기서, 게이트완충산화막(gate buffer oxide, 36)은 반도체 기판(31)과 게이트스페이서질화막(gate spacer nitride, 37)간의 기계적 스트레스를 방지하고자 도입한 것이며, 게이트스페이서질화막(37)은 후속 자기정렬콘택 식각공정시 식각중지막으로 사용하기 위해 도입된 것이다.Here, the gate buffer oxide 36 is introduced to prevent mechanical stress between the semiconductor substrate 31 and the gate spacer nitride 37, and the gate spacer oxide 37 is a subsequent self-aligned contact. It was introduced for use as an etch stop during the etching process.
다음으로, 게이트스페이서질화막(37) 상에 게이트배선 사이를 충분히 채울때까지 층간절연막(38)을 형성한 후 평탄화하고, 콘택홀 형성을 위한 마스크(39)를 감광막을 이용하여 형성한다.Next, the interlayer insulating film 38 is formed on the gate spacer nitride film 37 until the gap between the gate wirings is sufficiently filled, and then planarized, and a mask 39 for forming a contact hole is formed using the photosensitive film.
도 2b에 도시된 바와 같이, 마스크(39)를 식각장벽으로 하여 층간절연막(38)을 자기정렬콘택(SAC) 식각 공정을 통해 선택적으로 건식식각하므로써 콘택홀(40)을 형성한 후, 마스크(39)를 제거한다. 이때, 콘택홀(40) 형성을 위한 자기정렬콘택 식각 공정시 게이트배선 상부의 게이트스페이서질화막(37)과 게이트하드마스크질화막(35)이 일부분 소모되고, 또한 게이트배선 사이의 게이트스페이서질화막(37)도 일부가 소모된다. 이때, 게이트스페이서질화막(37)은 'd1'의 두께로 잔류한다.As shown in FIG. 2B, after the contact hole 40 is formed by selectively dry etching the interlayer insulating layer 38 using the mask 39 as an etch barrier through a self-aligned contact (SAC) etching process, a mask ( Remove 39). At this time, during the self-aligned contact etching process for forming the contact hole 40, the gate spacer nitride layer 37 and the gate hard mask nitride layer 35 are partially consumed, and the gate spacer nitride layer 37 between the gate lines is consumed. Some are consumed. At this time, the gate spacer nitride film 37 remains at a thickness of 'd1'.
도 2c에 도시된 바와 같이, 콘택홀(40)을 포함한 전면에 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 희생질화막(Sacrifice nitride, 41)을 증착한다. 즉, 희생질화막(41)은 플라즈마질화막이다.As shown in FIG. 2C, a sacrificial nitride 41 is deposited on the entire surface including the contact hole 40 by using plasma enhanced chemical vapor deposition (PECVD). That is, the sacrificial nitride film 41 is a plasma nitride film.
여기서, 희생질화막(41)은 후속 게이트스페이서질화막(37) 식각시 발생되는 게이트하드마스크질화막(35)의 소모를 방지하기 위하여 스텝커버리지(step coverage)가 나쁜 증착방식인 플라즈마화학기상증착법(PECVD)으로 증착한다.The sacrificial nitride film 41 is a plasma chemical vapor deposition method (PECVD), which is a deposition method with poor step coverage, in order to prevent the gate hard mask nitride film 35 from being etched during the subsequent etching of the gate spacer nitride 37. To be deposited.
잘 알려진 바와 같이, 플라즈마화학기상증착법(PECVD)은 식각(etch)과 증착(deposition)을 반복하여 증착하는 방식으로서, 평탄한 면에서는 식각보다는 증착이 많고 측벽 부분에서 증착보다는 식각이 많기 때문에 전체적으로 스텝커버리지가 나빠진다.As is well known, Plasma Chemical Vapor Deposition (PECVD) is a method of repeatedly depositing and etching (etch) and deposition (deposition), the overall step coverage because more deposition than etching on the flat surface and more etching than deposition on the side wall portion Gets worse
이와 같이, 희생질화막(41)을 증착하기 위한 소스가스로는 SiH4 가스를 사용하고 반응가스로는 NH3 가스를 사용하는데, 싱글 형태(Single type)의 화학기상증착챔버(CVD chamber)에서 스텝커버리지를 50% 이하로 하기 위하여 SiH4:NH3의 유량비를 1:3∼1:5로 조절한다.As such, SiH 4 gas is used as the source gas and NH 3 gas is used as the reaction gas for depositing the sacrificial nitride film 41. The step coverage in the single type chemical vapor deposition chamber (CVD chamber) is increased. In order to make it 50% or less, the flow ratio of SiH 4 : NH 3 is adjusted to 1: 3 to 1: 5.
상기한 희생질화막(41) 증착시 게이트스페이서질화막(37)이 일부 식각되어 'd2'의 두께로 잔류하며, 'd2' 두께는 도 2b의 'd1'에 비해 얇다. When the sacrificial nitride layer 41 is deposited, the gate spacer nitride layer 37 is partially etched to remain at a thickness of 'd2', and the 'd2' thickness is thinner than 'd1' of FIG. 2B.
도 2d에 도시된 바와 같이, 플루오린(Fluorine)을 포함한 플라즈마를 이용하여 전면 건식식각을 부분적으로 수행하여, 즉 비등방성 식각방식으로 희생질화막(41)과 게이트스페이서질화막(37)을 소정량 식각한다. 이때, 게이트스페이서질화막(37)은 'd3'의 두께로 잔류한다. 이 'd3' 두께는 도 2b의 'd1', 도 2c의 'd2'에 비해 얇다. 이와 같이, 희생질화막(41)을 부분적으로 비등방성식각방식으로 전면식각하는 이유는, 후속 등방성 식각시 발생하는 희생질화막(41)의 측벽 소모를 줄이기 위하여 식각량을 최적화하기 위함이다. As shown in FIG. 2D, the entire dry etching is partially performed by using a plasma containing fluorine, that is, the sacrificial nitride film 41 and the gate spacer nitride film 37 are etched by a predetermined amount in an anisotropic etching manner. do. At this time, the gate spacer nitride film 37 remains at a thickness of 'd3'. This thickness 'd3' is thinner than 'd1' in FIG. 2B and 'd2' in FIG. 2C. As such, the reason why the entire surface of the sacrificial nitride film 41 is partially etched by anisotropic etching is to optimize the etching amount in order to reduce sidewall consumption of the sacrificial nitride film 41 generated during subsequent isotropic etching.
도 2e에 도시된 바와 같이, 마이크로웨이브(Microwave) 또는 ICP(Inductively Coupled Plasma) 형태의 등방성 건식식각(isotropic dry etch) 장치에서 플로로카본(CF)계열의 가스와 산소(O2)를 혼합한 플라즈마를 이용하여 게이트스페이서질화막(37)을 전면건식식각한다. 여기서, 플로로카본계열의 가스로는 CF4, CHF3, C2F6, C3F8, C4 F8 또는 C4F6 중에서 선택되며, 등방성 건식식각장치에서는 희생질화막도 식각해야 하므로 주로 CF4와 산소가스의 혼합가스를 사용한다.As shown in FIG. 2E, a mixture of a gas of fluorocarbon (CF) and oxygen (O 2 ) in an isotropic dry etch apparatus of a microwave or inductively coupled plasma (ICP) type is shown. The gate spacer nitride film 37 is completely dry-etched using plasma. Here, the gas of the fluorocarbon series is selected from CF 4 , CHF 3 , C 2 F 6 , C 3 F 8 , C 4 F 8, or C 4 F 6 , and in the isotropic dry etching apparatus, the sacrificial nitride film must also be etched A mixture of CF 4 and oxygen gas is used.
상기한 등방성 건식식각장치를 이용한 전면 건식식각시, 게이트스페이서질화막(37)에 대해 과도 식각을 진행하는데, 이때, 게이트완충산화막(36)을 식각중지막으로 사용한다. 이때, 게이트완충산화막(36)도 산소에 의해 일부가 건식식각될 수 는 있으나, 게이트스페이서질화막(37)이 완전히 식각될때까지의 식각중지막 역할은 충분히 수행한다. 한편, 종래기술은 희생산화막을 이용하므로 게이트완충산화막에서 식각을 중지시킬 수 없어 식각균일도가 불량하고, 이는 후속 게이트완충산화막의 습식식각의 불균일을 초래한다.In the entire dry etching process using the isotropic dry etching apparatus, the gate spacer nitride film 37 is subjected to excessive etching. In this case, the gate buffer oxide film 36 is used as an etch stop film. In this case, some of the gate buffer oxide layer 36 may be dry etched by oxygen, but the etch stop layer until the gate spacer nitride layer 37 is completely etched is sufficiently performed. On the other hand, since the conventional technology uses a sacrificial oxide film, the etching cannot be stopped in the gate buffer oxide film, resulting in poor etching uniformity, resulting in nonuniformity of wet etching of the subsequent gate buffer oxide film.
등방성 건식식각장치를 이용한 과도식각과정에서 플로로카본계열의 가스와 산소의 유량비를 최적조건으로 설정하면 게이트완충산화막(37)에 대한 희생질화막(41) 및 게이트스페이서질화막(37)의 식각선택비를 10:1∼15:1로 만들 수 있으므로 게이트완충산화막(36)을 식각중지막으로 사용할 수 있다. In the transient etching process using an isotropic dry etching apparatus, when the flow rate ratio of gas and oxygen of the fluorocarbon series is set to the optimum condition, the etching selectivity ratio of the sacrificial nitride film 41 and the gate spacer nitride film 37 with respect to the gate buffer oxide film 37 is set. Can be made from 10: 1 to 15: 1, so that the gate buffer oxide film 36 can be used as an etch stop film.
예컨대, 플로로카본계열 가스로 CF4 가스를 사용하는 경우, 게이트완충산화막(37)에 대한 희생질화막(41) 및 게이트스페이서질화막(37)의 식각선택비를 10:1∼15:1로 만들기 위해 마이크로웨이브 형태의 등방성건식식각장치에서는 CF4 가스와 산소의 유량비를 1:1.5∼1:2으로 설정하고, ICP 형태의 등방성 건식식각장치에서는 1:1.5∼1:3으로 설정한다.For example, when CF 4 gas is used as the fluorocarbon series gas, the etching selectivity of the sacrificial nitride film 41 and the gate spacer nitride film 37 with respect to the gate buffer oxide film 37 is 10: 1 to 15: 1. In the microwave type isotropic dry etching apparatus, the flow rate ratio of CF 4 gas and oxygen is set to 1: 1.5 to 1: 2, and in the ICP type isotropic dry etching apparatus, it is set to 1: 1.5 to 1: 3.
이와 같이, 등방성 건식식각장치를 이용한 게이트스페이서질화막(37)의 전면식각시 식각가스의 유량비를 최적조건으로 설정하여 게이트완충산화막(36)을 식각중지막으로 사용하므로 이후 개방될 콘택홀(40a)의 접촉영역을 충분히 확보할 수 있다. 아울러, 희생질화막(41)을 이용함에 따라 게이트스페이서질화막(37)의 측벽소모를 억제하기 때문에 누설전류특성이 좋아진다.As such, the gate buffer oxide layer 36 is used as the etch stop layer by setting the flow rate ratio of the etching gas to the optimum condition during the entire surface etching of the gate spacer nitride film 37 using the isotropic dry etching device, so that the contact hole 40a to be opened later is The contact area of can be sufficiently secured. In addition, since the sidewall consumption of the gate spacer nitride film 37 is suppressed by using the sacrificial nitride film 41, the leakage current characteristic is improved.
도 2f에 도시된 바와 같이, 플루오린(F)을 포함한 용액을 이용하여 게이트완충산화막(36)을 습식식각하여 콘택홀(40a)을 완전히 개방시킨다.As shown in FIG. 2F, the gate buffer oxide layer 36 is wet-etched using a solution containing fluorine (F) to completely open the contact hole 40a.
이때, 게이트완충산화막(36)의 습식식각을 통해 콘택홀(40a)을 완전히 개방시키므로 반도체 기판(31)의 소모를 발생시키지 않고 콘택홀(40a)을 형성할 수 있다.In this case, since the contact hole 40a is completely opened through the wet etching of the gate buffer oxide layer 36, the contact hole 40a may be formed without causing the semiconductor substrate 31 to be consumed.
한편, 게이트완충산화막(36) 식각시에는 등방성 건식식각장치에서 불소를 포함한 플라즈마를 사용하여 건식식각할 수도 있다.Meanwhile, when etching the gate buffer oxide layer 36, the isotropic dry etching apparatus may be dry-etched using plasma containing fluorine.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 플로로카본계열의 가스와 산소의 유량비를 최적조건으로 설정한 등방성 건식식각장치를 이용하여 게이트스페이서질화막을 전면 건식식각하므로써 반도체 기판의 소모를 전혀 발생시키지 않고 콘택홀을 개방시킬 수 있어 반도체소자의 리프레시, 누설전류특성 및 수율을 향상시킬 수 있는 효과가 있다. The present invention described above uses the isotropic dry etching apparatus in which the flow rate ratio of gas and oxygen in the fluorocarbon series is set to the optimum condition so that the gate spacer nitride film is completely dry-etched so that the contact hole can be opened without any consumption of the semiconductor substrate. It is possible to improve the refresh, leakage current characteristics and yield of the semiconductor device.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도,1A to 1D are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the prior art;
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 게이트산화막 34 : 게이트배선막33: gate oxide film 34: gate wiring film
35 : 게이트하드마스크질화막 36 : 게이트완충산화막35 gate hard mask nitride film 36 gate buffer oxide film
37 : 게이트스페이서질화막 38 : 층간절연막37 gate spacer nitride 38 interlayer insulating film
40a : 콘택홀 41 : 희생질화막 40a: contact hole 41: sacrificial nitride film
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