KR20050065984A - 자동으로 이득을 제어하는 고속 퓨리에 변환기 프로세서 - Google Patents

Abstract

회로 크기를 증대시키지 않고도, 오버플로우를 방지할 수 있는 고속 퓨리에 변환기 프로세서를 개시한다. 개시된 본 발명은 신호가 입력되는 입력 버퍼, 상기 입력 버퍼에 제공된 신호를 저장하는 메모리부, 상기 입력 버퍼에 제공된 신호를 퓨리에 변환시키는 라딕스-r 프로세서, 및 상기 메모리부와 라딕스-r 프로세서 사이에 설치되는 자동 이득 제어부를 포함한다. 상기 자동 이득 제어부는 상기 라딕스-r 프로세서에 제공되는 신호를 일정 크기로 조절함과 동시에 신호 크기를 감쇄시킬 수 있도록 소정 비트로 쉬프트시킨다. 이때, 자동 이득부는 상수 곱셈기와 신호 평균 계산 회로부를 포함하며, 비교적 큰 면적을 차지하는 상수 곱셈기는 비교적 사이즈가 작은 가산기 및 감산기로 구성하여, 회로 크기를 감축할 수 있다.

Description

자동으로 이득을 제어하는 고속 퓨리에 변환기 프로세서{Fast Fourier Transform processor with auto gain control}

본 발명은 고속 퓨리에 변환기(Fast Fourier Transform:이하 FFT) 프로세서에 관한 것으로, 보다 구체적으로는 직교 주파수 분할 다중화(Orthogonal Frequency Division Multiplexing: 이하 OFDM) 변복조 통신 기술에서 이용되는 FFT 프로세서에 관한 것이다.

디지털 통신 기술의 발전과 함께 대용량의 데이터를 고속으로 전송시킬 수 있는 OFDM 통신 기술이 제안되었다. OFDM통신 방식은 전송하고자 하는 직렬의 데이터를 병렬의 데이터로 변환한 후, 각각의 데이터를 다수의 부반송파로 전송하는 방식이다. 부반송파 사이에는 직교성(orthogonality)이 존재한다. 이러한 부반송파의 직교성 때문에 전체 대역폭이 주파수 분할 다중화(frequency division multiplexing:FDM)에 비해 크게 감소된다. 또한, 심볼(symbol)의 길이가 늘어나기 때문에, 다중 경로 페이딩 채널에도 강한 특성을 갖는다. 이와 같은 OFDM 통신 시스템은 다수의 오실레이터와 필터가 요구되지만, IFFT(inverse Fast Fourier Transform) 및 FFT가 상기 오실레이터 및 필터의 역할을 수행한다.

한편, FFT는 OFDM 수신기에 있어, 매우 중요한 성분이고, 수신기 전체의 전력 소모면에서도 큰 부분을 차지한다. 이러한 FFT는 회로 크기 및 저전력면에서 어떻게 효율적으로 설계하는가가 중요하다.

상기한 FFT를 설계하는 방법에는 여러 가지 방식이 있으며, 대표적으로 사용되는 방식으로는 메모리를 사용하는 방식과 파이프라인(pipeline) 방식이 있다.

우선, 메모리를 사용하는 방식은 하나의 라딕스-알(Radix-r) 프로세서를 사용한다. 이 라딕스-알 프로세서에 의해 메모리에 저장된 입력 값들을 r개씩 독출, 처리한다. 다음, 다시 메모리에 저장된 동작을 계속 반복한다.

이때, 처리하는 연산수는 다음의 식과 같다.

(식 1)

연산 회수 = (N/r)log_rN

여기서, N은 FFT 하고자 하는 길이를 나타낸다.

이와같은 메모리를 사용하는 방식은 하드웨어 비용이 적게들고, 그만큼 전력 소모가 작아지는 장점을 가지고 있어, 저전력 구현을 요하는 분야, 예컨대, 디지털 오디오 방송(DAB:digital audio broadcast) 분야에 적용될 수 있다.

한편, 파이프라인 방식은 직렬로 배치된 여러개의 라딕스-알 프로세서 및 이들 프로세서 사이에 개재되는 버퍼로 구성된다. 연산수는 메모리를 이용하는 방식과 동일하지만, 각각의 프로세서가 동시에 처리되기 때문에 처리 속도가 빠르다는 장점이 있다. 이러한 구조는 고속의 FFT 처리를 요하는 응용분야에 적합하다. 이러한 응용 분야로는 무선 랜(wireless LAN) 및 초고속 디지털 가입자 회선(VDSL:very high-speed Digital subscriber line)등이 있다.

또한, 디지털값으로 샘플링한 시간상의 신호를 주파수상의 신호로 변환하는 것을 이산 퓨리에 변환(discrete fourier transform)이라 한다. 반대로, 주파수상의 신호를 변환하는 것을 역 이산 퓨리에 변환(inverse discrete fourier transforme)이라 한다. 이와같은 퓨리에 정의가 식 2에 기재되어 있다.

(수학식 2)

상기 x(n)은 FFT로 입력되는 데이터이고, 는 트위들(twiddle) 팩터이다.

여기서, 도 1을 참조하여 종래의 메모리를 사용하는 FFT 구조를 설명하도록 한다.

도 1에 도시된 바와 같이, FFT 프로세서(10)는 입력 버퍼(11), 어드레스 컨트롤러(address controller:12), RAM(random access memory:13), 라딕스-2 버터플라이 프로세서(14) 및 트위들 벡터 ROM(read only memory:15)을 포함한다.

입력 버퍼(11)는 FFT 프로세서(10)의 입력으로부터 r개의 데이터를 입력받고, 어드레스 컨트롤러(address controller:12)는 RAM(13)과 라딕스-2 프로세서(14) 사이에 입력 주소값을 생성해주는 역할을 한다. 또한, RAM(13)은 입력 버퍼(11)로부터 전달된 데이터를 저장하고 있는 역할을 한다.

라딕스-2 프로세서(14)는 1개의 복소수 곱셈기와 2개의 복소수 덧셈기로 구성되며, 복소수 곱셈을 수행할 때, 트위들 팩터를 저장하는 ROM(15)으로부터 데이터를 하나씩 읽어들여 연산을 수행한다. 이때, 필요한 ROM(15)의 크기는 N/2 워드하 필요하다. FFT 변환 크기가 N일 경우, 수행되는 라딕스-2 프로세서(14)의 연산회수는 (N/r)log₂N이다. 여기서, log₂N은 연산되는 FFT 스테이지(stage)의 개수를 의미한다.

이러한 구성을 갖는 FFT 프로세서는 FFT 입력으로부터 N개의 데이터가 차례로 입력 버퍼(11)에 저장된다. 이때, FFT가 DIT(decimation in time)로 동작된다면, 입력 버퍼(11)에 저장된 데이터가 램(13)에 저장될 때, 상기 데이터는 비트열 역순으로 저장된다. 아울러, FFT 연산이 끝난후, 램(13)으로부터 출력할때에는 정상적인 순서로 출력된다.

반대로, DIF(decimation in frequency)로 동작된다면, 상기 데이터는 입력 버퍼(11)로부터 정상적인 순서로 램(13)에 저장된다. 이어서, FFT 처리가 끝난후, 램(13)으로부터 출력할때에는 비트열 역순으로 출력된다.

라딕스-2 프로세서(14)는 상기에서 설명된 바와 같이 RAM(13) 및 ROM(15)에 저장된 데이터 및 트위들 벡터에 의해 퓨리에 변환 처리를 실시한다.

이때, FFT 프로세서가 한 스테이지의 처리를 끝낼 때마다, 그 결과값은 라딕스-2 프로세서(14)의 덧셈기에 의해 계속적으로 누진된다. 이로 인해, FFT 프로세서내에 오버플로우(overflow)가 발생될 수 있다. 이를 방지하기 위해 데이터 처리 비트폭에 일정한 여유 비트를 두는 기술이 제안되었다.

그러나, 여유 비트를 크게 설정하는 경우, 회로 크기가 증대되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 회로 크기를 증대시키지 않고도, 오버플로우를 방지할 수 있는 FFT 프로세서를 제공하는 것이다.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 FFT 프로세서는 ,신호가 입력되는 입력 버퍼, 상기 입력 버퍼에 제공된 신호를 저장하는 메모리부, 상기 입력 버퍼에 제공된 신호를 퓨리에 변환시키는 라딕스-r 프로세서, 및 상기 메모리부와 라딕스-r 프로세서 사이에 설치되는 자동 이득 제어부를 포함한다.상기 자동 이득 제어부는 상기 라딕스-r 프로세서에 제공되는 신호를 일정 크기로 조절함과 동시에 신호 크기를 감쇄시킬 수 있도록 소정 비트로 쉬프트시킨다.

상기 자동 이득 제어부는, 입력 신호의 상수값을 곱셈 연산하는 상수 곱셈기, 및 상기 상수 곱셈기에 상기 신호 크기의 평균 절대값을 제공하기 위한 신호 평균 절대값 계산 회로부를 포함한다.

상기 상수 곱셈기는, 입력 신호를 소정 비트만큼 쉬프트시키는 적어도 하나 이상의 쉬프터, 상기 쉬프터의 출력값중 어느 하나를 선택하는 멀티 플렉서, 및 상기 입력 신호 및 멀티 플렉서의 출력값을 가산 또는 감산하는 가/감산기를 포함한다.

상기 신호 평균 절대값 계산 회로부는, 입력 신호가 인가되는 가산기, 및 상기 가산기의 출력이 입력되는 레지스터를 포함하며, 상기 레지스터의 출력은 상기 입력 신호와 함께 가산기에 입력된다.

(실시예)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

본 실시예에서는 FFT 프로세서내의 오버플로우를 방지하기 위하여, FFT 프로세서의 연산중, 데이터를 소정 비트씩 쉬프트 시킴으로써, 신호 크기를 감쇄시키고, 나아가 오버플로우를 방지시킨다. 본 실시예에서는 일정 신호를 제공하며, 상기 입력 데이터를 소정 비트만큼 쉬프트시키기 위하여, FFT 프로세서내 자동 이득 제어기를 설치한다.

이를 도 2를 통하여, 보다 자세히 설명하도록 한다.

도 2에 도시된 바와 같이, 본 발명의 FFT 프로세서(100)는 입력 버퍼(101), 어드레서 컨트롤러(102), RAM(103), 이득 제어기(104), 라딕스-2 프로세서(105) 및 트위들 벡터를 저장하는 ROM(106)을 포함한다.

앞서 설명한 바와 같이, 입력 버퍼(101)는 FFT 프로세서(100)의 입력으로부터 r개의 데이터를 입력받고, 어드레스 컨트롤러(102)는 RAM(103) 및 라딕스-2 프로세서(105) 사이에 입력 주소값을 생성해주는 역할을 한다. 또한, RAM(103)은 입력 버퍼(101)로부터 전달된 데이터를 저장하고 있는 역할을 한다.

자동 이득 제어기(104)는 RAM(103) 및 라딕스-2 프로세서(105) 사이에 연결되어, 연산된 신호들의 이득을 제어해준다. 또한, 본 실시예에서의 자동 이득 제어기(104)는 입력된 데이터 신호의 크기를 일정하게 조절하고, 동시에 매 스테이지마다, 신호의 크기를 제어해준다.

이러한 자동 이득 제어기(104)는 도 3에 도시된 바와 같이, 상수 곱셈기(301) 및 신호 평균 절대값 계산 회로부(302)로 구성된다. 상수 곱셈기(301)는 입력되는 데이터(X_i,X_q)를 곱셈 연산하고, 평균 절대값 계산 회로부(302)는 매 연산마다 신호의 평균 절대값을 산출하여 상수 곱셈기(301)를 제어한다. 즉, 지속적으로 데이터가 누적되어 오버플로우되지 않도록 상수 곱셈기(301)에 소정의 신호를 공급한다.

여기서, 상기 상수 곱셈기(301)는 도 4에 도시된 바와 같이, 1비트 쉬프터(501), 2비트 쉬프터(502), 3비트 쉬프터(503), 멀티플렉서(MUX:504) 및 가/감산기(505)를 포함한다. 이와 같은 구성을 갖는 상수 곱셈기(301)는 입력된 데이터(X_i)를 상기 쉬프터(501-503)에 의해 원하는 값으로 쉬프트시킨다. 멀티플렉서(MUX:504)는 상기 쉬프터들(501-503)의 출력들이 입력이 되고 그중 하나의 출력을 선택한다. 그후, 원래의 입력 데이터(X₁)와, 멀티 플렉서(504)에 의해 선택 데이터는 가/감산기(505)에 의해 덧셈 또는 뺄셈을 수행되어, 출력 데이타(Y_i)를 얻는다. 이렇게 산출된 출력 데이터(Y_i)는 입력된 데이터(X_i)가 일정 비율로 곱해지는 결과를 얻는다. 일예로, 입력으로 X_i값이 입력되고, 쉬프트 연산이 1 비트부터 3 비트까지 가능한 경우, 다음의 표에 설명되어 있는 바와 같이 출력 Y₁는 입력 X_i에 일정수가 곱하여진 것으로 표현된다.

(표)

쉬프트수	덧셈/뺄셈	출력값(Yi)
1	-0.5	0.5Xi
2	-0.25	0.75Xi
3	-0.125	0.875Xi
0	0	Xi
3	+0.125	1.125Xi
2	+0.25	1.25Xi
1	+0.5	1.5Xi

이러한 상수 곱셈을 매 FFT 연산 스테이지마다 적용하여, 신호의 평균 절대값이 어느 한 값으로 수렴하도록 한다. 이에따라, 시스템에서 요구하는 신호 레벨을 맞출 수 있다.

이와같은 상수 곱셈기(301)는 매 스테이지마다, 상기 입력 데이타(X_i)에 곱해져야하는 수(계수)를 결정하여야 하며, 이 계수는 신호 평균 절대값 계산 회로부(105)에 의해 출력 신호에 의해 결정된다.

도 5는 본 실시예의 평균 절대값 계산 회로부를 개략적으로 나타낸 블록도이다. 신호 평균 절대값 계산 회로부(302)는 가산기(401) 및 레지스터(402)를 포함한다. 가산기(401)에는 입력 데이터(X_i)와 레지스터(402)의 출력이 입력되고, 레지스터(402)에는 가산기(401)의 출력이 입력이 된다.

이러한 평균 절대값 계산 회로부(302)는 한 스테이지 동안 FFT 연산이 끝나면, 그 결과값 중에서 MSB(most significant bit)의 값에 의해 결정한다. 즉, 신호의 절대값을 한 스테이지 동안 계속 가산하여 저장한 후, FFT 변환 크기(N)의 log₂N 만큼 쉬프트한다. 그후, 남은 비트를 가지고 상수 곱셈기(301)를 제어한다.

라딕스-2 프로세서(105)는 도 5에 도시된 바와 같이, 복소수 곱셈기(202), 복소수 가산기(203) 및 복소수 감산기(204)를 포함한다. 여기서, 복소수 곱셈기(202)는 트위들 팩터를 저장하는 ROM(106)으로부터 데이터를 하나씩 읽어들여 연산을 수행한다. 복소수 가산기(203)는 입력 x_i와 복소수 곱셈기(202)의 출력을 가산하여 출력 Y_i를 얻고, 복소수 감산기(204)는 입력 x_i와 복소수 곱셈기(202)의 출력을 감산하도록 하여 출력 Y_q를 얻는다.

이와같은 본 실시예에 따른 FFT 프로세서의 알고리즘은 다음과 같다.

우선 FFT의 연산 방법은 라딕스-알 프로세서를 반복적으로 계속 사용하는 방식으로 이루어져 있다. 이때, FFT 변환 크기가 N인 경우, 총 라딕스-r을 연산하는 회수는 (N/r)log_rN이 된다. 여기서, log_rN은 연산되는 FFT 스테이지(stage)의 개수를 의미한다. 예를들어, 본 실시예와 같이 라딕스-2 프로세서를 이용하여 연산하는 경우, N/2 번 연산을 수행하여야, 1개의 스테이지 연산이 완료된다. 아울러, 이러한 스테이지 연산을 log₂N번 수행하여야 FFT 결과를 얻을 수 있다.

상술한 바와 같이, FFT 프로세서는 스테이지 연산이 수행될 때마다, 그 결과값이 증대되었다. 이는 FFT 프로세서 내부에서 일어나는 덧셈 연산 때문에, 스테이지가 커질수록 오버플로우를 일으키게 된다.

하지만, 본 발명의 실시예와 같이, 각각의 스테이지 연산이 종료될 때마다, 신호의 평균 크기를 구하여 이를 보상함으로써, 오버플로우 현상을 방지한다. 또한, 본 실시예에서는 이득 제어기의 상수 곱셈기를 쉬프터 및 가/감산기로 구성하므로써, 하드 웨어의 크기를 줄일 수 있다.

도 5은 본 발명의 FFT 프로세서를 시뮬레이션한 결과그래프이다. FFTdml 입력에 다양한 크기의 신호들이 입력된다고 가정하고, 이들 신호들이 FFT 프로세서안에서 연산될 때, 각 스테이지별로 신호의 절대값 평균을 도시하였다. 신호들의 절대값 평균은 800까지 증대된 후 수렴된다.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, FFT 프로세서의 RAM과 라딕스-r 프로세서 사이에 자동 이득 제어기를 설치한다. 이러한 자동 이득 제어기에 의해, FFT 프로세서에 입력되는 신호(데이터)를 일정한 크기로 제어하면서, 동시에 FFT 연산중 입력 신호(데이터)를 1비트 내지 3비트 범위로 쉬프트시킨다. 이에따라, 가산기를 갖는 라딕스-r 프로세서에서 주된 FFT 연산을 진행하더라도 데이터의 오버 플로우되는 현상을 방지할 수 있다.

또한, 자동 이득 제어기내의 곱셈기는 가산기 및 감산기로만 설계하므로써, 하드 웨어의 크기가 증대되지 않는다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

도 1은 종래의 FFT 프로세서를 개략적으로 나타낸 블록도이다.

도 2는 본 발명의 실시예에 따른 FFT 프로세서를 나타낸 블록도이다.

도 3은 본 발명의 실시예에 따른 자동 이득 제어기를 나타낸 블록도이다.

도 4는 본 발명의 실시예에 따른 자동 이득 제어기의 상수 곱셈기를 니타낸 블록도이다.

도 5는 본 발명의 실시예에 따른 신호 평균 절대값 계산 회로부를 나타낸 블록도이다.

도 6은 본 발명의 실시예에 따른 라딕스- 2(radix-2) 프로세서를 나타낸 블록도이다.

도 7은 본 발명의 FFT 프로세서에 따른 신호의 평균 크기 변화량을 나타낸 그래프이다.

(도면의 주요 부분에 대한 부호의 설명)

101 : 입력 버퍼 102 : 어드레스 컨트롤러

103 : RAM 104 : 이득 제어기

105 : 라딕스-2 프로세서 106 : 트위들 벡터가 저장된 ROM

Claims (4)

1. 신호가 입력되는 입력 버퍼;

   상기 입력 버퍼에 제공된 신호를 저장하는 메모리부;

   상기 입력 버퍼에 제공된 신호를 퓨리에 변환시키는 라딕스-r 프로세서; 및

   상기 메모리부와 라딕스-r 프로세서 사이에 설치되는 자동 이득 제어부를 포함하며,

   상기 자동 이득 제어부는 상기 라딕스-r 프로세서에 제공되는 신호를 일정 크기로 조절함과 동시에 신호 크기를 감쇄시킬 수 있도록 소정 비트로 쉬프트시키는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서.
2. 제 1 항에 있어서, 상기 자동 이득 제어부는,

   입력 신호의 상수값을 곱셈 연산하는 상수 곱셈기; 및

   상기 상수 곱셈기에 상기 신호 크기의 평균 절대값을 제공하기 위한 신호 평균 절대값 계산 회로부를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서.
3. 제 2 항에 있어서, 상기 상수 곱셈기는,

   입력 신호를 소정 비트만큼 쉬프트시키는 적어도 하나 이상의 쉬프터;

   상기 쉬프터의 출력값중 어느 하나를 선택하는 멀티 플렉서; 및

   상기 입력 신호 및 멀티 플렉서의 출력값을 가산 또는 감산하는 가/감산기를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서.
4. 제 2 항에 있어서, 상기 신호 평균 절대값 계산 회로는,

   입력 신호가 인가되는 가산기, 및

   상기 가산기의 출력이 입력되는 레지스터를 포함하며,

   상기 레지스터의 출력은 상기 입력 신호와 함께 가산기에 입력되는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서.