KR20050064460A - Manufacturing method for bit-line on semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 비트라인 형성방법에 관한 것으로, 셀 트랜지스터가 형성된 셀영역과, 주변회로를 구성하는 반도체 소자가 형성되는 페리영역이 형성된 기판의 상부에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막에 콘택홀을 형성하여 상기 셀영역의 셀 트랜지스터의 소스 및 드레인을 노출시킴과 아울러 페리영역의 고농도 n형 이온주입영역 및 게이트의 상부를 노출시키고, 그 콘택홀에 폴리실리콘 플러그를 형성하는 단계와, 상기 구조의 상부전면에 제2층간절연막을 증착하고, 콘택홀을 형성하여 상기 폴리실리콘 플러그의 상부와 페리영역의 고농도 p형 이온주입영역의 상부를 노출시키는 단계와, 상기 구조의 상부에 배리어 금속과 금속을 증착하고, 이를 패터닝하여 상기 고농도 p형 이온주입영역에 직접 배리어 금속이 접하며, 고농도 n형 이온주입영역, 게이트 및 셀 트랜지스터의 소스/드레인과는 폴리실리콘 플러그를 통해 접하는 비트라인을 형성하는 단계로 이루어진다. 이와 같은 구성에 의하여 본 발명은 비트라인과 페리 영역에 형성한 반도체 소자가 접하는 부분의 구성을 비트라인의 배리어 금속이 직접 접하거나, 폴리실리콘 플러그를 통해 접하도록 선택적으로 구성함으로써, 상기 배리어 금속의 두께에 관계없이 균일한 비트라인 콘택 저항을 얻을 수 있으며, 이에 따라 비트라인의 센싱 마진을 향상시키는 효과가 있다.The present invention relates to a method for forming a bit line of a semiconductor device, comprising the steps of: forming a first interlayer insulating film on an upper portion of a substrate on which a cell region in which a cell transistor is formed and a ferry region in which a semiconductor element constituting a peripheral circuit is formed; Forming a contact hole in the first interlayer insulating film to expose the source and drain of the cell transistor of the cell region, and to expose the high concentration n-type ion implantation region and the upper portion of the gate of the ferry region, and a polysilicon plug in the contact hole. Forming a second interlayer insulating film on the upper surface of the structure, and forming a contact hole to expose the upper portion of the polysilicon plug and the upper portion of the high concentration p-type ion implantation region of the ferry region; The barrier metal and the metal are deposited on the structure and patterned, so that the barrier metal is directly in contact with the high concentration p-type ion implantation region. , It comprises a step of forming a bit line in contact with the polysilicon plug and the source / drain of the heavily doped n-type ion implantation region, the gate and the cell transistor. By such a configuration, the present invention selectively configures a portion where the semiconductor element formed in the bit line and the ferry region is in contact with the barrier metal of the bit line directly or through a polysilicon plug. A uniform bit line contact resistance can be obtained regardless of thickness, thereby improving the sensing margin of the bit line.
Description
본 발명은 반도체 장치의 비트라인 형성방법에 관한 것으로, 특히 100nm급 이하의 소자에서, 비트라인의 콘택 저항을 감소시킬 수 있는 반도체 장치의 비트라인 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a bit line of a semiconductor device, and more particularly, to a method for forming a bit line of a semiconductor device capable of reducing a contact resistance of a bit line in an element of 100 nm or less.
일반적으로, 100nm급 이하의 소자에서는 비트라인 콘택저항이 소자 특성에 미치는 영향이 크다, 특히 센스 앰프 지역의 콘택 저항의 증가는 비트라인 전압을 센싱하는 센싱 마진을 저하시켜 정확한 신호의 검출의 신뢰성이 저하되는 문제점이 발생한다.In general, in the case of 100 nm or less devices, the bit line contact resistance has a large effect on the device characteristics. In particular, the increase in the contact resistance in the sense amplifier region lowers the sensing margin for sensing the bit line voltage, thereby increasing the reliability of accurate signal detection. The problem of deterioration occurs.
이와 같은 문제점을 해결하기 위하여 비트라인의 배리어 금속 공정, 고속열처리공정, 텅스텐 증착 공정의 튜닝에 대한 연구가 활발히 진행되고 있다.In order to solve such a problem, researches on the tuning of the barrier metal process of the bit line, the high speed heat treatment process, and the tungsten deposition process have been actively conducted.
비트라인 콘택 저항은 배리어 금속의 두께에 가장 큰 영향을 받게 된다. 즉, 배리어 금속의 두께가 증가하면 N+, 게이트 상부의 콘택 저항은 감소하지만, P+콘택저항은 증가하는 현상이 나타난다. 이와 반대로 배리어 금속의 두께가 감소하면 P+콘택저항이 감소하나, N+, 게이트 상부 콘택 저항은 증가하게 된다.The bit line contact resistance is most affected by the thickness of the barrier metal. That is, as the thickness of the barrier metal increases, the contact resistance of N + and the gate top decreases, but the P + contact resistance increases. In contrast, if the barrier metal thickness decreases, P + contact resistance decreases, but N +, gate upper contact resistance increases.
반도체소자가 100nm이하의 스펙이 되면서, P+, N+, 게이트 상부 콘택의 저항 스팩을 동시에 만족시키는 공정 스펙은 아직 개발되어 있지 않아, 100nm이하의 공정에서는 비트라인의 콘택 저항에 의해 반도체 장치의 신뢰성이 저하되는 문제점이 있었다. As semiconductor devices become specifications of 100nm or less, process specifications that satisfy the resistance specifications of P +, N +, and gate upper contacts at the same time have not been developed yet.In processes below 100nm, the reliability of semiconductor devices is reduced by the contact resistance of bit lines. There was a problem of deterioration.
이와 같은 문제점을 감안한 본 발명은 배리어 금속의 두께에 무관하게 P+, N+ 및 게이트 상부 콘택 저항을 모두 만족할 수 있는 반도체 장치의 비트라인 형성방법을 제공함에 그 목적이 있다. In view of the above problems, an object of the present invention is to provide a method of forming a bit line of a semiconductor device capable of satisfying all of P +, N +, and gate upper contact resistance regardless of the thickness of a barrier metal.
상기와 같은 목적을 달성하기 위한 본 발명은 셀 트랜지스터가 형성된 셀영역과, 주변회로를 구성하는 반도체 소자가 형성되는 페리영역이 형성된 기판의 상부에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막에 콘택홀을 형성하여 상기 셀영역의 셀 트랜지스터의 소스 및 드레인을 노출시킴과 아울러 페리영역의 고농도 n형 이온주입영역 및 게이트의 상부를 노출시키고, 그 콘택홀에 폴리실리콘 플러그를 형성하는 단계와, 상기 구조의 상부전면에 제2층간절연막을 증착하고, 콘택홀을 형성하여 상기 폴리실리콘 플러그의 상부와 페리영역의 고농도 p형 이온주입영역의 상부를 노출시키는 단계와, 상기 구조의 상부에 배리어 금속과 금속을 증착하고, 이를 패터닝하여 상기 고농도 p형 이온주입영역에 직접 배리어 금속이 접하며, 고농도 n형 이온주입영역, 게이트 및 셀 트랜지스터의 소스/드레인과는 폴리실리콘 플러그를 통해 접하는 비트라인을 형성하는 단계로 구성함에 그 특징이 있다.According to an aspect of the present invention, there is provided a method of forming a first interlayer dielectric layer on an upper surface of a substrate on which a cell region in which a cell transistor is formed and a ferry region in which a semiconductor device constituting a peripheral circuit is formed. Forming a contact hole in the interlayer insulating film to expose the source and the drain of the cell transistor of the cell region, to expose the high concentration n-type ion implantation region and the upper portion of the gate of the ferry region, and to form a polysilicon plug in the contact hole. Depositing a second interlayer insulating film on an upper surface of the structure and forming a contact hole to expose the upper portion of the polysilicon plug and the upper portion of the high concentration p-type ion implantation region of the ferry region; Depositing a barrier metal and a metal on the substrate, and patterning the barrier metal and a metal to directly contact the barrier metal with a high concentration p-type ion implantation region, and On injection region, and the source / drain and the gate of the cell transistor has a characteristic that as composed to form a bit line contact through a polysilicon plug.
상기와 같이 구성되는 본 발명 반도체 장치의 비트라인 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a method of forming a bit line of a semiconductor device of the present invention configured as described above is as follows.
도 1a 내지 도 1c는 본 발명에 따르는 반도체 장치의 비트라인의 제조공정 단면도로서, 이에 도시한 바와 같이 n형 이온이 저농도로 주입된 소스 및 드레인(110)과 게이트(120)를 포함하는 셀 트랜지스터가 형성된 셀영역(100)과, n형 이온이 고농도로 주입된 고농도 n형 이온주입영역(210)과, p형 이온이 고농도로 주입된 고농도 p형 이온주입영역(220) 및 게이트(230)을 포함하는 주변회로가 형성된 페리영역(200)의 상부전면에 층간절연막(300)을 증착하고, 그 층간절연막(300)에 콘택홀을 형성하여 상기 셀영역(100)의 소스 및 드레인(110)과 페리영역(200)의 고농도 n형 이온주입영역(210) 및 게이트(230)의 상부를 노출시키는 단계(도 1a)와; 상기 구조의 상부전면에 폴리실리콘을 증착하고, 이를 평탄화하여 상기 층간절연막(300)의 콘택홀 내에 위치하는 폴리실리콘 플러그(310)를 형성하는 단계(도 1b)와; 상기 구조의 상부전면에 층간절연막(400)을 증착하고, 그 층간절연막(400) 또는 층간절연막(400,300)에 콘택홀을 형성하여 상기 폴리실리콘 플러그(310)의 상부와 상기 고농도 p형 이온주입영역(220)을 노출시키고, 그 상부전면에 배리어 금속(410), 텅스텐(420), 하드마스크 질화막(430)을 순차적으로 증착하는 단계(도 1c)를 포함하여 구성된다.1A to 1C are cross-sectional views illustrating a manufacturing process of a bit line of a semiconductor device according to an exemplary embodiment of the present invention. As illustrated therein, a cell transistor including a source and a drain 110 and a gate 120 implanted with low concentration of n-type ions is illustrated in FIG. Formed cell region 100, high concentration n-type ion implantation region 210 implanted with high concentration of n-type ions, and high concentration p-type ion implantation region 220 and gate 230 implanted with high concentration of p-type ion The interlayer insulating film 300 is deposited on the upper surface of the ferry region 200 including the peripheral circuit including a source, and a contact hole is formed in the interlayer insulating film 300 to form the source and drain 110 of the cell region 100. Exposing the high concentration n-type ion implantation region 210 and the upper portion of the gate 230 of the ferry region 200 (FIG. 1A); Depositing polysilicon on the upper surface of the structure, and planarizing it to form a polysilicon plug 310 positioned in a contact hole of the interlayer insulating film 300 (FIG. 1B); The interlayer insulating film 400 is deposited on the upper surface of the structure, and contact holes are formed in the interlayer insulating film 400 or the interlayer insulating films 400 and 300 to form an upper portion of the polysilicon plug 310 and the high concentration p-type ion implantation region. And exposing 220 and sequentially depositing a barrier metal 410, tungsten 420, and hard mask nitride film 430 on the upper surface thereof (FIG. 1C).
이후의 공정에서는 상기 하드마스크 질화막(430)을 이용하여 하부의 텅스텐(420)과 배리어 금속(410)을 패터닝하여 비트라인을 형성하게 된다.In the subsequent process, the lower tungsten 420 and the barrier metal 410 are patterned using the hard mask nitride layer 430 to form a bit line.
이하, 상기와 같이 구성되는 본 발명에 따르는 비트라인 형성방법을 보다 상세히 설명한다.Hereinafter, a bit line forming method according to the present invention configured as described above will be described in more detail.
먼저, 도 1a에 도시한 바와 같이 기판의 상부에 셀 트랜지스터와 주변회로를 함께 형성한다. First, as shown in FIG. 1A, a cell transistor and a peripheral circuit are formed together on an upper portion of a substrate.
상기 셀 트랜지스터는 n형 이온이 저농도로 주입된 소스 및 드레인(110)과 게이트(120)를 포함하며, 주변회로 n형 이온이 고농도로 주입된 고농도 n형 이온주입영역(210)과, p형 이온이 고농도로 주입된 고농도 p형 이온주입영역(220) 및 게이트(230)을 포함할 수 있다.The cell transistor includes a source and a drain 110 and a gate 120 implanted with a low concentration of n-type ions, a high concentration n-type ion implantation region 210 implanted with a high concentration of peripheral circuits, and a p-type. It may include a high concentration p-type ion implantation region 220 and the gate 230 implanted with a high concentration of ions.
설명의 편의를 위하여 상기 셀 트랜지스터가 위치하는 영역을 셀영역(100), 주변회로가 형성된 영역을 페리영역(200)으로 구분하여 설명한다.For convenience of explanation, an area in which the cell transistor is located is divided into a cell area 100 and an area in which a peripheral circuit is formed.
그 다음, 상기 셀영역(100)과 페리영역(200)의 상부전면에 층간절연막(300)을 증착한다.Next, an interlayer insulating film 300 is deposited on the upper surface of the cell region 100 and the ferry region 200.
이때 층간절연막(300)은 저유전율 산화막 등의 산화막을 사용한다.At this time, the interlayer insulating film 300 uses an oxide film such as a low dielectric constant oxide film.
그 다음, 사진식각공정을 사용하여 상기 층간절연막(300)에 콘택홀을 형성한다.Next, a contact hole is formed in the interlayer insulating layer 300 using a photolithography process.
상기 콘택홀은 셀영역(100)에 형성된 셀 트랜지스터의 소스 및 드레인(110)과 페리영역(200)에 형성된 고농도 n형 이온주입영역(210) 및 게이트(230)의 상부를 노출시킨다.The contact hole exposes the source and drain 110 of the cell transistor formed in the cell region 100 and the upper portion of the high concentration n-type ion implantation region 210 and the gate 230 formed in the ferry region 200.
그 다음, 도 1b에 도시한 바와 같이 상기 콘택홀이 형성된 층간절연막(300)의 상부전면에 폴리실리콘을 증착하고, 그 폴리실리콘을 화학적 기계적 폴리싱 방법 등을 사용하여 평탄화시켜, 상기 층간절연막(300)의 콘택홀 내에 위치하는 폴리실리콘 플러그(310)를 형성한다.Next, as shown in FIG. 1B, polysilicon is deposited on the upper surface of the interlayer insulating film 300 having the contact hole, and the polysilicon is planarized by using a chemical mechanical polishing method, and the interlayer insulating film 300. Polysilicon plug 310 positioned in the contact hole of the).
그 다음, 도 1c에 도시한 바와 같이 상기 폴리실리콘 플러그(310)가 형성된 층간절연막(300)의 상부전면에 다시 층간절연막(400)을 증착한다. Next, as shown in FIG. 1C, the interlayer insulating layer 400 is deposited on the upper surface of the interlayer insulating layer 300 on which the polysilicon plug 310 is formed.
그 다음, 상기 층간절연막(400)에 콘택홀을 형성하여 상기 폴리실리콘 플러그(310)의 상부를 노출시킴과 아울러 그 층간절연막(400)과 하부의 층간절연막(300)에 콘택홀을 형성하여 페리영역(200)의 고농도 p형 이온주입영역(220)을 노출시킨다.Next, a contact hole is formed in the interlayer insulating film 400 to expose the upper portion of the polysilicon plug 310 and a contact hole is formed in the interlayer insulating film 400 and the lower interlayer insulating film 300. The high concentration p-type ion implantation region 220 of the region 200 is exposed.
그 다음, 상기 구조의 상부전면에 층간절연막(400)을 증착하고, 그 층간절연막(400) 또는 층간절연막(400,300)에 콘택홀을 형성하여 상기 폴리실리콘 플러그(310)의 상부와 상기 고농도 p형 이온주입영역(220)의 상부를 노출시킨다.Next, an interlayer insulating film 400 is deposited on the upper surface of the structure, and contact holes are formed in the interlayer insulating film 400 or the interlayer insulating films 400 and 300 to form an upper portion of the polysilicon plug 310 and the high concentration p-type. The upper portion of the ion implantation region 220 is exposed.
그 다음, 상기 구조의 상부전면에 티타늄, 질화티타늄을 증착하여 배리어 금속(410)을 형성하고, 텅스텐(420)을 증착한다.Next, titanium and titanium nitride are deposited on the upper surface of the structure to form a barrier metal 410, and tungsten 420 is deposited.
그 다음, 상기 텅스텐(420)의 상부에 질화막을 증착하여 하드마스크 질화막(430)을 형성한다.Next, a nitride film is deposited on the tungsten 420 to form a hard mask nitride film 430.
이와 같은 공정 후에, 상기 하드마스크 질화막(430)을 패터닝하고, 그 하드마스크 질화막(430)을 식각마스크로 사용하는 식각공정으로 상기 텅스텐(420)과 배리어 금속(410)을 식각하여 비트라인을 형성한다.After the process, the hard mask nitride layer 430 is patterned, and the tungsten 420 and the barrier metal 410 are etched using an etching process using the hard mask nitride layer 430 as an etching mask to form a bit line. do.
이와 같이 형성한 비트라인은 그 배리어 금속(410)이 페리영역(200)의 고농도 p형 이온주입영역(220)에만 직접 접촉되며, 고농도 n형 이온주입영역(210)과 게이트(230)에는 배리어 금속(410)이 직접 접하지 않고, 폴리실리콘 플러그(310)를 통해 접하게 된다.The bit line formed as described above has a barrier metal 410 directly contacting only the high concentration p-type ion implantation region 220 of the ferry region 200, and a barrier between the high concentration n-type ion implantation region 210 and the gate 230. The metal 410 is not directly in contact, but is in contact with the polysilicon plug 310.
이에 따라 상기 배리어 금속(410)의 두께에 따라 고농도 n형 및 게이트 상부 콘택과, 고농도 p형 콘택저항의 반비례되는 특성을 배제시킬 수 있으며, 독립적인 콘택저항 특성을 확보할 수 있게 된다.Accordingly, inversely proportional characteristics of the high concentration n-type and gate upper contacts and the high concentration p-type contact resistance may be excluded according to the thickness of the barrier metal 410, and independent contact resistance characteristics may be secured.
이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다. The present invention has been shown and described with reference to certain preferred embodiments, but the present invention is not limited to the above-described embodiments and has ordinary skill in the art to which the present invention pertains without departing from the concept of the present invention. Various changes and modifications are possible by the user.
상기한 바와 같이 본 발명 반도체 장치의 비트라인 형성방법은 비트라인과 페리 영역에 형성한 반도체 소자가 접하는 부분의 구성을 비트라인의 배리어 금속이 직접 접하거나, 폴리실리콘 플러그를 통해 접하도록 선택적으로 구성함으로써, 상기 배리어 금속의 두께에 관계없이 균일한 비트라인 콘택 저항을 얻을 수 있으며, 이에 따라 비트라인의 센싱 마진을 향상시키는 효과가 있다. As described above, the bit line forming method of the semiconductor device of the present invention is selectively configured such that the barrier metal of the bit line is in direct contact with the semiconductor device formed in the bit line and the ferry region or directly through the polysilicon plug. As a result, a uniform bit line contact resistance may be obtained regardless of the thickness of the barrier metal, thereby improving the sensing margin of the bit line.
도 1a 내지 도 1c는 본 발명에 따르는 반도체 장치의 비트라인 제조공정 수순단면도. 1A to 1C are cross-sectional views of a bit line manufacturing process of a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings
100:셀영역 110:소스/드레인100: cell area 110: source / drain
120:셀 트랜지스터 게이트 200:페리영역120: cell transistor gate 200: ferry region
210:고농도 n형 이온주입영역 220:고농도 p형 이온주입영역210: high concentration n-type ion implantation region 220: high concentration p-type ion implantation region
230:게이트 300,400:층간절연막230: gate 300, 400: interlayer insulating film
310:폴리실리콘 플러그 410:배리어 금속310: polysilicon plug 410: barrier metal
420:텅스텐 430:하드마스크 질화막 420: tungsten 430: hard mask nitride film
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |