KR20050063318A - Mos transistor - Google Patents
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Abstract
본 발명은 MOS 트랜지스터에 관한 것으로서, 특히 STI 구조의 소자 분리막과 제 1도전형 불순물이 주입된 웰을 갖는 반도체 기판과, 반도체 기판 상부에 순차적으로 적층된 게이트 절연막 및 게이트 전극과, 게이트 전극 에지와 소자 분리막 사이의 웰내에 제 2도전형 불순물이 고농도로 주입된 소오스/드레인 영역과, 게이트 전극 아래에 있는 소자 분리막 안쪽의 웰 표면에 제 1도전형 불순물이 주입된 문턱 전압 조절 영역과, 게이트 전극이 있는 부분의 웰과 소자 분리막 사이의 경계에 제 2도전형 불순물이 주입된 문턱 전압 열화 방지 영역을 포함한다. 그러므로 본 발명은 소자의 활성 영역과 STI 소자 분리막 사이의 경계에서 문턱 전압을 높여서 STI 소자 분리막의 라이너 절연막에서 발생되는 트랩 센터로 인해 문턱 전압이 낮아지는 현상을 보상할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor, and more particularly, to a semiconductor substrate having a device isolation film having an STI structure and a well into which a first conductive impurity is implanted, a gate insulating film and a gate electrode sequentially stacked on the semiconductor substrate, and a gate electrode edge and A source / drain region having a high concentration of second conductive impurity injected into the well between the device isolation layers, a threshold voltage regulation region in which the first conductive impurity is injected into the well surface inside the device isolation layer below the gate electrode, and a gate electrode And a threshold voltage degradation prevention region in which a second conductive impurity is implanted at a boundary between the well of the portion having the portion and the device isolation layer. Therefore, the present invention can compensate for the phenomenon that the threshold voltage is lowered due to the trap center generated in the liner insulating film of the STI device isolation layer by increasing the threshold voltage at the boundary between the active region of the device and the STI device isolation layer.
Description
본 발명은 MOS 트랜지스터에 관한 것으로서, 특히 소자 분리막과 소자의 활성 영역 경계에서 문턱 전압을 높여서 트랜지스터의 열화를 방지할 수 있는 MOS 트랜지스터에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor, and more particularly, to a MOS transistor capable of preventing deterioration of the transistor by increasing a threshold voltage at the boundary between an isolation layer and an active region of the device.
반도체 소자의 집적도가 높아지면서 소자의 속도 향상과 집적화를 위해서 소자 분리막을 LOCOS(LOCal Oxidation of Silicon) 구조가 아닌 STI(Shallow Trench Isolation) 구조를 채택하고 있으며 게이트 전극의 선폭(CD : Critical Dimension)또한 점차 축소되고 있는 실정이다. 이렇게 게이트 전극의 선폭이 작아질수록 쇼트 채널 효과(short channel effect)에 따라 문턱전압이 급격히 감소하며 동시에 핫 캐리어(hot carrier) 효과도 심하게 발생한다. 이러한 쇼트 채널 효과 및 핫 캐리어 효과를 줄이기 위하여 소오스/드레인 영역을 LDD(Lightly Doped Drain) 구조로 채택하고 있다.As the integration of semiconductor devices increases, the device isolation layer adopts a shallow trench isolation (STI) structure rather than a LOCOS (LOCal Oxidation of Silicon) structure to improve the speed and integration of the device. It is gradually shrinking. As the line width of the gate electrode decreases, the threshold voltage decreases rapidly according to the short channel effect, and at the same time, the hot carrier effect occurs severely. In order to reduce the short channel effect and the hot carrier effect, the source / drain region is adopted as a lightly doped drain (LDD) structure.
도 1은 종래 기술에 의한 MOS 트랜지스터의 평면도이고, 도 2a 및 도 2b는 도 1의 A-A', B-B'선에 의해 절단된 MOS 트랜지스터의 수직 단면도들이다.1 is a plan view of a MOS transistor according to the prior art, and FIGS. 2A and 2B are vertical cross-sectional views of MOS transistors cut by lines A-A 'and B-B' of FIG. 1.
이들 도면들을 참조하면 종래 MOS 트랜지스터는 STI 구조의 소자 분리막(14)과 제 1도전형 불순물이 주입된 웰(11)을 갖는 반도체 기판(10)과, 반도체 기판(10) 상부에 순차적으로 적층된 게이트 절연막(16) 및 게이트 전극(18)과, 게이트 전극(18) 에지와 소자 분리막(14) 사이의 웰(11)내에 제 2도전형 불순물이 고농도로 주입된 소오스/드레인 영역(26)을 포함한다.Referring to these drawings, a conventional MOS transistor includes a semiconductor substrate 10 having a device isolation film 14 having an STI structure and a well 11 into which a first conductive impurity is implanted, and a semiconductor substrate 10 sequentially stacked on the semiconductor substrate 10. The source / drain region 26 in which the second conductive impurity is injected in high concentration into the well 11 between the gate insulating film 16 and the gate electrode 18 and the edge of the gate electrode 18 and the device isolation film 14 is removed. Include.
그리고 게이트 전극(18) 상부에 절연 물질로 된 하드 마스크막(20)과, 하드 마스크막(20)부터 게이트 절연막(16)의 측벽에 절연 물질로 된 스페이서(24)와, 게이트 전극(18) 에지와 소오스/드레인 영역(26) 사이의 웰(11)내에 제 2도전형 불순물이 저농도로 주입된 LDD 영역(22)을 포함한다.The hard mask film 20 made of an insulating material over the gate electrode 18, the spacer 24 made of an insulating material from the hard mask film 20 to the sidewalls of the gate insulating film 16, and the gate electrode 18. LDD region 22 in which the second conductivity type impurity is implanted at low concentration into the well 11 between the edge and the source / drain region 26.
또한 게이트 전극(18) 아래의 웰(11) 표면에 제 1도전형 불순물이 주입된 문턱 전압(threshold voltage) 조절 영역을 더 포함한다. 여기서 미설명된 도면 부호 12는 STI 구조 소자 분리막(14)의 라이너(linear) 절연막을 나타낸 것이다. The semiconductor device may further include a threshold voltage control region in which a first conductive impurity is implanted into the surface of the well 11 under the gate electrode 18. Reference numeral 12 not described herein denotes a linear insulating film of the STI structure isolation layer 14.
이와 같이 구성된 MOS 트랜지스터는 게이트 전극(18)과 드레인 영역(26)의 오버랩 영역의 농도를 낮추는 LDD 영역(22)을 추가함으로써 상기 오버랩된 부분에 걸리는 고전압에 따른 높은 에너지의 캐리어를 감소시키고 있다.The MOS transistor configured as described above reduces the carrier of high energy due to the high voltage applied to the overlapped portion by adding the LDD region 22 which lowers the concentration of the overlap region of the gate electrode 18 and the drain region 26.
한편, 라니어 절연막(12)은 셀로우 트렌치에 실리콘 산화막(SiO2) 또는 실리콘 질화막(Si3N4)을 증착하여 제조한다. 이때 실리콘 산화막(SiO2) 및 실리콘 질화막(Si3N4)을 2층으로 적층할 경우 이들막 사이에서 트랩 센터(trap center)가 발생하게 된다. 이 트랩 센터는 트랜지스터가 스트레스를 받으면 문턱 전압을 열화시켜 낮추는 현상을 야기한다. 이에 따라 소자의 활성 영역과 소자 분리막(14)의 경계 부분에서 발생되는 트랩 센터로 인해 소오스/드레인 영역(26)사이의 문턱 전압이 낮아지게 된다. On the other hand, the linear insulating film 12 is manufactured by depositing a silicon oxide film (SiO 2) or a silicon nitride film (Si 3 N 4) in a shallow trench. In this case, when the silicon oxide film SiO 2 and the silicon nitride film Si 3 N 4 are stacked in two layers, a trap center is generated between these films. This trap center causes the threshold voltage to degrade and lower when the transistor is stressed. Accordingly, the threshold voltage between the source / drain regions 26 is lowered due to the trap center generated at the boundary between the active region of the device and the device isolation layer 14.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소자의 활성 영역과 STI 소자 분리막 사이의 경계 부분의 문턱 전압을 높임으로써 STI 소자 분리막의 라이너 절연막에서 발생되는 트랩 센터로 인해 문턱 전압이 낮아지는 현상을 보상할 수 있는 MOS 트랜지스터를 제공하는데 있다. An object of the present invention is to increase the threshold voltage of the boundary portion between the active region of the device and the STI device isolation layer to solve the problems of the prior art as described above, the threshold voltage due to the trap center generated in the liner insulating film of the STI device isolation layer The present invention provides a MOS transistor capable of compensating for a lowering phenomenon.
상기 목적을 달성하기 위하여 본 발명은 STI 구조의 소자 분리막과 제 1도전형 불순물이 주입된 웰을 갖는 반도체 기판과, 반도체 기판 상부에 순차적으로 적층된 게이트 절연막 및 게이트 전극과, 게이트 전극 에지와 소자 분리막 사이의 웰내에 제 2도전형 불순물이 고농도로 주입된 소오스/드레인 영역과, 게이트 전극 아래에 있는 소자 분리막 안쪽의 웰 표면에 제 1도전형 불순물이 주입된 문턱 전압 조절 영역과, 게이트 전극이 있는 부분의 웰과 소자 분리막 사이의 경계에 제 2도전형 불순물이 주입된 문턱 전압 열화 방지 영역을 포함하여 이루어진다. In order to achieve the above object, the present invention provides a semiconductor substrate having a device isolation film having an STI structure and a well into which a first conductivity type impurity is implanted, a gate insulating film and a gate electrode sequentially stacked on the semiconductor substrate, and a gate electrode edge and a device. The source / drain region in which the second conductive impurity is highly injected into the wells between the separators, the threshold voltage regulation region in which the first conductive impurity is implanted into the well surface inside the device separator under the gate electrode, and the gate electrode And a threshold voltage deterioration prevention region in which a second conductive impurity is implanted in a boundary between a well of a portion and a device isolation layer.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 MOS 트랜지스터의 평면도이고, 도 4a 및 도 4b는 도 3의 A-A', B-B'선에 의해 절단된 MOS 트랜지스터의 수직 단면도들이다.3 is a plan view of a MOS transistor according to the present invention, and FIGS. 4A and 4B are vertical cross-sectional views of MOS transistors cut by lines A-A 'and B-B' of FIG. 3.
이들 도면들을 참조하면, 본 발명의 일 실시예에 따른 MOS 트랜지스터는 STI 구조의 소자 분리막(104)과 제 1도전형 불순물이 주입된 웰(101)을 갖는 반도체 기판(100)과, 반도체 기판(100) 상부에 순차적으로 적층된 게이트 절연막(106) 및 게이트 전극(108)과, 게이트 전극(108) 에지와 소자 분리막(104) 사이의 웰(101)내에 제 2도전형 불순물이 고농도로 주입된 소오스/드레인 영역(116)을 포함한다. 이때 소오스/드레인 영역(116)은 10E15ions/㎠의 고농도로 주입된다.Referring to these drawings, an MOS transistor according to an exemplary embodiment of the present invention may include a semiconductor substrate 100 having a device isolation film 104 having an STI structure, a well 101 into which a first conductive type impurity is implanted, and a semiconductor substrate ( The second conductive impurity is implanted at a high concentration into the gate insulating film 106 and the gate electrode 108 and the well 101 between the edge of the gate electrode 108 and the device isolation film 104 sequentially stacked on the upper portion 100. Source / drain region 116. At this time, the source / drain regions 116 are injected at a high concentration of 10E15ions / cm 2.
그리고 게이트 전극(108) 상부에 절연 물질로 된 하드 마스크막(1140)과, 하드 마스크막(110)부터 게이트 절연막(106)의 측벽에 절연 물질로 된 스페이서(114)와, 게이트 전극(108) 에지와 소오스/드레인 영역(116) 사이의 웰(101)내에 제 2도전형 불순물이 저농도로 주입된 LDD 영역(112)을 포함한다.The hard mask film 1140 made of an insulating material over the gate electrode 108, the spacer 114 made of an insulating material from the hard mask film 110 to the sidewalls of the gate insulating film 106, and the gate electrode 108. And a LDD region 112 in which a second conductivity type impurity is implanted at low concentration into the well 101 between the edge and the source / drain region 116.
또한 게이트 전극(108) 아래에 있는 소자 분리막(104) 안쪽의 웰(101) 표면에 제 1도전형 불순물이 주입된 문턱 전압 조절 영역(105)과, 게이트 전극(108)이 있는 부분의 웰(101)과 소자 분리막(104) 사이의 경계에 제 2도전형 불순물이 주입된 문턱 전압 열화 방지 영역(118)을 더 포함한다. 이때 문턱 전압 조절 영역(105)은 10E12ions/㎠ ~ 10E13ions/㎠의 농도로 주입된다. 그리고 문턱 전압 열화 방지 영역(118)은 10E14ions/㎠ ~ 10E15ions/㎠의 고농도로 주입된다.In addition, the threshold voltage regulation region 105 in which the first conductive type impurity is injected into the surface of the well 101 inside the isolation layer 104 under the gate electrode 108 and the well of the portion where the gate electrode 108 is located ( A threshold voltage degradation prevention region 118 into which the second conductive type impurity is implanted is further included at the boundary between the 101 and the device isolation layer 104. At this time, the threshold voltage adjusting region 105 is injected at a concentration of 10E12ions / cm 2 to 10E13ions / cm 2. The threshold voltage degradation prevention region 118 is injected at a high concentration of 10E14ions / cm 2 to 10E15ions / cm 2.
바람직하게는, 본 발명의 문턱 전압 열화 방지 영역(118)은 소오스/드레인 영역의 이온 주입 공정시 함께 제조하도록 한다.Preferably, the threshold voltage degradation prevention region 118 of the present invention is fabricated together during the ion implantation process of the source / drain regions.
한편 미설명된 도면 부호 102는 STI 구조 소자 분리막(104)에서 실리콘 산화막(SiO2) 및 실리콘 질화막(Si3N4)으로 이루어진 라이너 절연막을 나타낸 것이다.On the other hand, reference numeral 102 denotes a liner insulating film made of a silicon oxide film (SiO 2) and a silicon nitride film (Si 3 N 4) in the STI structure device isolation film 104.
이와 같이 구성된 본 발명의 일 실시예에 따른 MOS 트랜지스터는 소자 분리막(104)과 게이트 전극(108)이 있는 웰(101) 부분 경계에 있는 문턱 전압 열화 방지 영역(118)에 의해 STI 소자 분리막(104)의 실리콘 산화막(SiO2) 및 실리콘 질화막(Si3N4) 사이의 트랩 센터로 인해 문턱 전압이 낮아지는 것을 보상한다.The MOS transistor according to the exemplary embodiment of the present invention configured as described above has the STI device isolation layer 104 formed by the threshold voltage deterioration prevention region 118 at the boundary between the device isolation layer 104 and the well 101 having the gate electrode 108. Compensation for lowering the threshold voltage due to the trap center between the silicon oxide film (SiO2) and the silicon nitride film (Si3N4).
그리고 본 발명의 MOS 트랜지스터는 게이트 전극(108)의 웰(101) 내에 문턱 전압을 낮추기 위한 문턱 전압 조절 영역(105)을 게이트 전극(108) 아래에 있는 소자 분리막(104) 안쪽의 웰(101) 표면에 형성하여 한다.In addition, the MOS transistor of the present invention has a threshold voltage regulating region 105 for lowering the threshold voltage in the well 101 of the gate electrode 108. The well 101 inside the device isolation layer 104 under the gate electrode 108. It should be formed on the surface.
또한 소자의 활성 영역에 있는 문턱 전압보다 소자 분리막(104)과 게이트 전극(108)이 있는 웰(101) 부분의 경계의 문턱 전압을 높게 함으로써 트랜지스터가 스트레스를 받은 후에도 문턱 전압 열화 방지 영역(118)의 높은 문턱 전압에 의해 STI 소자 분리막(104)의 트랩 센터로 인해 문턱 전압이 떨어지는 것을 막는다. In addition, the threshold voltage at the boundary between the device isolation layer 104 and the well 101 where the gate electrode 108 is located is higher than the threshold voltage in the active region of the device, so that the threshold voltage degradation prevention region 118 even after the transistor is stressed. The high threshold voltage of prevents the threshold voltage from dropping due to the trap center of the STI device isolation film 104.
상기한 바와 같이, 본 발명은 소자의 활성 영역과 STI 소자 분리막 사이의 경계에서 문턱 전압을 높여서 STI 소자 분리막의 라이너 절연막에서 발생되는 트랩 센터로 인해 문턱 전압이 낮아지는 현상을 보상할 수 있는 효과가 있다.As described above, the present invention increases the threshold voltage at the boundary between the active region of the device and the STI device isolation film, thereby compensating for the phenomenon that the threshold voltage is lowered due to the trap center generated in the liner insulating film of the STI device isolation film. have.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
도 1은 종래 기술에 의한 MOS 트랜지스터의 평면도,1 is a plan view of a MOS transistor according to the prior art,
도 2a 및 도 2b는 도 1의 A-A', B-B'선에 의해 절단된 MOS 트랜지스터의 수직 단면도들,2A and 2B are vertical cross-sectional views of MOS transistors cut by lines A-A 'and B-B' of FIG. 1,
도 3은 본 발명에 따른 MOS 트랜지스터의 평면도,3 is a plan view of a MOS transistor according to the present invention;
도 4a 및 도 4b는 도 3의 A-A', B-B'선에 의해 절단된 MOS 트랜지스터의 수직 단면도들. 4A and 4B are vertical cross-sectional views of MOS transistors cut by lines A-A 'and B-B' of FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 반도체 기판 101 : 웰100 semiconductor substrate 101 well
102 : 라이너 절연막 104 : STI 소자 분리막102 liner insulating film 104 STI device isolation film
105 : 문턱 전압 조절 영역 106 : 게이트 절연막105: threshold voltage adjusting region 106: gate insulating film
108 : 게이트 전극 110 : 하드 마스크막108: gate electrode 110: hard mask film
112 : LDD 영역 114 : 스페이서112: LDD region 114: spacer
116 : 소오스/드레인 영역116 source / drain regions
118 : 문턱 전압 열화 방지 영역118: threshold voltage degradation prevention area
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| KR1020030094710A KR20050063318A (en) | 2003-12-22 | 2003-12-22 | Mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050063318A (en) |
-
2003
- 2003-12-22 KR KR1020030094710A patent/KR20050063318A/en not_active Application Discontinuation
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