KR20050062744A - 동기식 플래쉬 메모리장치 및 이를 동작시키는 방법 - Google Patents

동기식 플래쉬 메모리장치 및 이를 동작시키는 방법 Download PDF

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Abstract

플래쉬 메모리장치, 이를 구비하는 메모리 시스템, 및 상기 플래쉬 메모리장치를 동작시키는 방법이 개시된다. 상기 플래쉬 메모리장치는, 플래쉬 메모리셀 어레이, 및 독출동작, 프로그램 동작, 및 소거동작시, 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 인터페이스 회로를 구비하는 것을 특징으로 한다. 상기 인터페이스 회로는 시작(invoke) 신호의 활성화에 응답하여 상기 명령을 수신한다. 따라서 상기 플래쉬 메모리장치에서는 CLE(Command Latch Enable) 신호, ALE(Address Latch Enable) 신호, RE(Read Enable) 신호, 및 WE(Write Enable) 신호가 필요치 않으므로 내부회로들에 대한 제어가 간단해져 칩 내부에서 스큐(skew)가 발생할 가능성이 줄어들고 성능이 향상될 수 있으며 또한 핀(pin) 수가 줄어들게 되는 장점이 있다.

Description

동기식 플래쉬 메모리장치 및 이를 동작시키는 방법{Synchronous flash memory device and method of operating the same}
본 발명은 플래쉬 메모리장치에 관한 것으로, 특히 외부 시스템 클럭에 동기하여 명령, 어드레스들, 및 데이터를 수신하는 동기식 플래쉬 메모리장치에 관한 것이다.
모바일(Mobile) 시스템과 같은 여러 가지 응응 시스템의 개발에 따라 비휘발성 메모리장치(non-volitile memory device)인 플래쉬 메모리장치 및 이를 제어하는 메모리 시스템의 요구가 증가되고 있다.
종래의 낸드형(Nand type) 플래쉬 메모리장치에서는 CLE(Command Latch Enable) 신호 및 ALE(Address Latch Enable) 신호와 함께 WE(Write Enable) 신호를 토글(toggle)하여 기입동작을 수행하며, CLE 신호 및 ALE 신호와 함께 RE(Read Enable) 신호를 토글하여 독출동작을 수행한다.
이와 같이 종래의 낸드형 플래쉬 메모리장치는 외부 시스템 클럭에 동기되지 않는 비동기식 모드(asynchronous mode)로 동작함으로써, 좀더 정확히 표현하면 외부 시스템 클럭에 동기되지 않고 내부신호에 동기되는 불완전한 동기식 모드로 동작함으로써 많은 제어신호들을 필요로 한다. 이로 인하여 내부회로들에 대한 제어가 복잡하여 칩 내부에서 스큐(skew)가 발생할 가능성이 있고 또한 핀(pin) 수가 늘어나는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 칩 내부에서 스큐(skew) 발생 가능성을 줄이고 성능을 향상시킬 수 있으며 또한 핀(pin) 수가 줄어드는 플래쉬 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기와 같은 플래쉬 메모리장치를 구비하는 메모리 시스템을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 상기 플래쉬 메모리장치를 동작시키는 방법을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 상기 플래쉬 메모리장치로부터 데이터를 독출하는 방법을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 상기 플래쉬 메모리장치에 데이터를 프로그램하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리장치는, 플래쉬 메모리셀 어레이, 및 독출동작, 프로그램 동작, 및 소거동작시, 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 인터페이스 회로를 구비하는 것을 특징으로 한다.
상기 인터페이스 회로는 시작(invoke) 신호의 활성화에 응답하여 상기 명령을 수신한다.
상기 인터페이스 회로는, 상기 독출동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 독출 데이터를 순차적으로 외부로 출력한다.
상기 인터페이스 회로는, 상기 프로그램 동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 프로그램 데이터를 순차적으로 수신한다.
상기 인터페이스 회로는 상기 시작(invoke) 신호의 활성화에 응답하여 상기 확인 명령을 수신한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 시스템은, 메모리 콘트롤러, 및 상기 메모리 콘트롤러에 연결되는 플래쉬 메모리장치를 구비하고,
상기 플래쉬 메모리장치는, 플래쉬 메모리셀 어레이, 및 독출동작, 프로그램 동작, 및 소거동작시, 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 인터페이스 회로를 구비하는 것을 특징으로 한다.
상기 메모리 콘트롤러가 상기 칩 인에이블 신호, 상기 명령, 및 상기 어드레스들을 제공한다.
상기 인터페이스 회로는 시작(invoke) 신호의 활성화에 응답하여 상기 명령을 수신한다.
상기 인터페이스 회로는, 상기 독출동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 독출 데이터를 순차적으로 외부로 출력한다.
상기 인터페이스 회로는, 상기 프로그램 동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 프로그램 데이터를 순차적으로 수신한다.
상기 인터페이스 회로는 상기 시작(invoke) 신호의 활성화에 응답하여 상기 확인 명령을 수신한다.
상기 메모리 콘트롤러가 상기 확인 명령을 제공한다. 상기 시작(invoke) 신호는 상기 메모리 콘트롤러에 의해 제공될 수도 있고 상기 플래쉬 메모리장치 내부에서 발생될 수도 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리장치를 동작시키는 방법은, 칩 인에이블 신호를 활성화시키는 단계, 및 상기 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 단계를 구비하는 것을 특징으로 한다.
상기 명령은 시작(invoke) 신호의 활성화에 응답하여 수신된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리장치로부터 데이터를 독출하는 방법은, 칩 인에이블 신호를 활성화시키는 단계, 상기 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 단계, 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령을 수신하는 단계, 및 상기 확인 명령이 수신된 후 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 독출 데이터를 순차적으로 외부로 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 명령 및 상기 확인 명령은 시작(invoke) 신호의 활성화에 응답하여 수신된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리장치에 데이터를 프로그램하는 방법은, 칩 인에이블 신호를 활성화시키는 단계, 상기 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 단계, 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령을 수신하는 단계, 및 상기 확인 명령이 수신된 후 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 프로그램 데이터를 순차적으로 수신하는 단계를 구비하는 것을 특징으로 한다.
상기 명령 및 상기 확인 명령은 시작(invoke) 신호의 활성화에 응답하여 수신된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 플래쉬 메모리장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 본 발명에 따른 플래쉬 메모리장치(100)는, 플래쉬 코아(flash core)(11), 페이지 버퍼(page buffer)/칼럼 디코더(column decoder)(12), 로우 디코더(row decoder)(13), 독출(read) 제어블록(14), 프로그램 제어블록(15), 소거(erase) 제어블록(16), 어드레스 제어블록(17), 입출력 버퍼(18), 페이지 버퍼 드라이버(19), 로우 디코더 드라이버(20), 인터페이스 회로(21), 및 레이턴시 셋팅(latency setting) 레지스터(22)를 구비한다.
플래쉬 코아(11)는 플래쉬 메모리셀 어레이를 포함한다. 페이지 버퍼/칼럼 디코더(12), 로우 디코더(13), 제어블록들(14,15,16,17), 입출력 버퍼(18), 페이지 버퍼 드라이버(19), 및 로우 디코더 드라이버(20)는 플래쉬 메모리장치에 포함되는 통상적인 것들이므로 여기에서 상세한 설명은 생략된다.
레이턴시 셋팅 레지스터(22)는 레이턴시 값을 저장하고 인터페이스 회로(21)에 레이턴시 값을 제공한다. 특히 인터페이스 회로(21)는 독출동작, 프로그램 동작, 및 소거동작시, 외부에서 입력되는 칩 인에이블 신호(nCE)가 활성화되는 시점으로부터 소정의 레이턴시 후에 외부 시스템 클럭(CLK)에 동기하여 명령(CMD)과 어드레스들(ADD)을 순차적으로 수신하는 스킴(scheme)을 갖는다. 이때 명령(CMD)은 시작(invoke) 신호(INV)에 응답하여 수신된다.
즉 종래의 플래쉬 메모리장치는 외부 시스템 클럭(CLK)에 동기하지 않으므로 CLE(Command Latch Enable) 신호에 응답하여 명령(CMD)을 수신하고 ALE(Address Latch Enable) 신호에 응답하여 어드레스(ADD)를 수신한다. 반면에 본 발명에 따른 플래쉬 메모리장치(100)는 독출동작, 프로그램 동작, 및 소거동작 모두에서 CLE 신호 및 ALE 신호없이 외부 시스템 클럭(CLK)에 동기하여 명령(CMD)과 어드레스들(ADD)을 수신할 수 있다.
또한 인터페이스 회로(21)는 독출동작시에는 명령(CMD)과 어드레스들(ADD)을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 외부 시스템 클럭(CLK)에 동기하여 독출 데이터를 입출력핀(DQ)을 통해 순차적으로 외부로 출력한다. 프로그램 동작시에는, 인터페이스 회로(21)는 명령(CMD)과 어드레스들(ADD)을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제3레이턴시 후에 외부 시스템 클럭(CLK)에 동기하여 프로그램 데이터를 입출력핀(DQ)을 통해 순차적으로 수신한다.
즉 종래의 플래쉬 메모리장치는 RE(Read Enable) 신호에 응답하여 독출 데이터를 입출력핀(DQ)을 통해 외부로 출력하고 WE(Write Enable) 신호에 응답하여 프로그램 데이터를 입출력핀(DQ)을 통해 수신한다. 반면에 본 발명에 따른 플래쉬 메모리장치(100)는 RE 신호없이 외부 시스템 클럭(CLK)에 동기하여 독출 데이터를 입출력핀(DQ)을 통해 외부로 출력하고 WE 신호없이 외부 시스템 클럭(CLK)에 동기하여 프로그램 데이터를 입출력핀(DQ)을 통해 수신한다.
따라서 본 발명에 따른 플래쉬 메모리장치(100)에서는 CLE 신호, ALE 신호, RE 신호, 및 WE 신호가 필요치 않으므로 내부회로들에 대한 제어가 간단해져 칩 내부에서 스큐(skew)가 발생할 가능성이 줄어들고 성능이 향상될 수 있으며 또한 핀(pin) 수가 줄어들게 된다.
한편 본 발명에 따른 플래쉬 메모리장치(100)에서는 프로그램 데이터 및 독출 데이터의 크기가 512 바이트(+16 바이트)의 1 색터(sector)를 기준으로 설정된다. 이렇게 함으로써 하드 디스크(hard-disk)와 같은 512 바이트 색터를 기준으로 하는 다른 대량 저장 시스템(mass memory system)과 FAT(File Allocation Table)의 상호 호환이 가능하다. 뿐만아니라, 프로그램 데이터 및 독출 데이터의 크기를 512 바이트 단위로 2K 바이트까지 지원가능하도록 구성된다.
도 2는 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치(100)를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2를 참조하면, 플래쉬 메모리장치(100)는 메모리 콘트롤러(200)에 연결된다. 메모리 콘트롤러(200)가 칩 인에이블 신호(nCE), 시작(invoke) 신호(INV), 명령(CMD), 및 어드레스들(ADD)을 발생하여 플래쉬 메모리장치(100)에 제공한다. 시작(invoke) 신호(INV)는 메모리 콘트롤러(200)에서 발생되어 플래쉬 메모리장치(100)로 제공될 수도 있으나, 플래쉬 메모리장치(100) 내부에서 발생될 수도 있다.
도 3은 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 독출동작을 나타내는 타이밍도이다. 이를 참조하여 본 발명에 따른 플래쉬 메모리장치로부터 데이터를 독출하는 방법이 상세히 설명된다.
먼저 칩 인에이블 신호(nCE)가 논리 로우(low)로 활성화된다. 칩 인에이블 신호(nCE)가 활성화되는 시점으로부터 소정의 레이턴시(N cycle) 후에 외부 시스템 클럭(CLK)에 동기하여 독출명령(CMD1)과 어드레스들(ADD1-ADD4)이 순차적으로 수신된다. 그러면 신호(RnB)가 논리 로우인 상태에서 플래쉬 메모리장치 내부의 플래쉬 메모리셀 어레이로부터 데이터가 센싱되어 래치에 저장된다.
이후 신호(RnB)가 논리 하이로 천이한 후 확인(confirm) 명령(CMD2)이 수신된다. 확인 명령(CMD2)이 수신된 후 소정 레이턴시(M cycle) 후에 외부 시스템 클럭(CLK)에 동기하여, 래치에 저장되어 있는 독출 데이터(DATA0-DATA527)가 순차적으로 데이터 입출력핀(DQ)를 통해 플래쉬 메모리장치의 외부로 출력된다.
위에서 독출명령(CMD1) 및 확인 명령(CMD2)은 시작(invoke) 신호(INV)의 활성화 상태에서 수신된다. 상기 레이턴시(N cycle) 및 상기 레이턴시(M cycle)은 각각 임의로 조정될 수 있다.
도 4는 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 프로그램 동작을 나타내는 타이밍도이다. 이를 참조하여 본 발명에 따른 플래쉬 메모리장치에 데이터를 프로그램하는 방법이 상세히 설명된다.
먼저 칩 인에이블 신호(nCE)가 논리 로우(low)로 활성화된다. 칩 인에이블 신호(nCE)가 활성화되는 시점으로부터 소정의 레이턴시(N cycle) 후에 외부 시스템 클럭(CLK)에 동기하여 프로그램 명령(CMD3)과 어드레스들(ADD1-ADD4)이 순차적으로 수신된다.
이후 확인(confirm) 명령(CMD4)이 수신된다. 확인 명령(CMD4)이 수신된 후 소정 레이턴시(M cycle) 후에 외부 시스템 클럭(CLK)에 동기하여, 프로그램 데이터(DATA0-DATA527)가 순차적으로 데이터 입출력핀(DQ)를 통해 플래쉬 메모리장치의 외부로부터 수신된다. 다음에 신호(RnB)가 논리 로우가 되고 이 상태에서 플래쉬 메모리장치 내부의 플래쉬 메모리셀 어레이에 상기 프로그램 데이터가 프로그램된다. 프로그램이 완료되면 신호(RnB)가 논리 하이가 되어 다음 명령을 기다린다.
위에서 프로그램 명령(CMD3) 및 확인 명령(CMD4)은 시작(invoke) 신호(INV)의 활성화 상태에서 수신된다. 상기 레이턴시(N cycle) 및 상기 레이턴시(M cycle)은 각각 임의로 조정될 수 있다.
도 5는 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 소거 동작을 나타내는 타이밍도이다. 이를 참조하여 본 발명에 따른 플래쉬 메모리장치에 저장된 데이터를 소거하는 방법이 상세히 설명된다.
먼저 칩 인에이블 신호(nCE)가 논리 로우(low)로 활성화된다. 칩 인에이블 신호(nCE)가 활성화되는 시점으로부터 소정의 레이턴시(N cycle) 후에 외부 시스템 클럭(CLK)에 동기하여 소거 명령(CMD5)과 어드레스들(ADD1-ADD4)이 순차적으로 수신된다.
이후 확인(confirm) 명령(CMD6)이 수신된다. 확인 명령(CMD6)이 수신된 후 신호(RnB)가 논리 로우가 되고 이 상태에서 플래쉬 메모리장치에 저장된 데이터가 소거된다. 소거가 완료되면 신호(RnB)가 논리 하이가 되어 다음 명령을 기다린다.
위에서 소거 명령(CMD5) 및 확인 명령(CMD6)은 시작(invoke) 신호(INV)의 활성화 상태에서 수신된다. 상기 레이턴시(N cycle)은 임의로 조정될 수 있다.
도 6은 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 캐쉬(cache) 프로그램 동작을 나타내는 타이밍도이다. 이를 참조하여 본 발명에 따른 플래쉬 메모리장치의 캐쉬 프로그램 방법이 상세히 설명된다.
먼저 칩 인에이블 신호(nCE)가 논리 로우(low)로 활성화된다. 칩 인에이블 신호(nCE)가 활성화되는 시점으로부터 소정의 레이턴시 후에 외부 시스템 클럭(CLK)에 동기하여 캐쉬 프로그램 명령(CMD7)과 어드레스들(ADD1-ADD4)이 순차적으로 수신된다.
이후 확인 명령(미도시)이 수신되고 확인 명령이 수신된 후 소정 레이턴시 후에 외부 시스템 클럭(CLK)에 동기하여, 프로그램 데이터(D0-D527)가 순차적으로 데이터 입출력핀(DQ)를 통해 플래쉬 메모리장치의 외부로부터 수신된다. 다음에 신호(RnB)가 논리 로우가 되고 이 상태에서 플래쉬 메모리장치 내부의 플래쉬 메모리셀 어레이에 상기 프로그램 데이터가 프로그램된다.
그리고 명령(CMD8)에 의해 신호(RnB)가 논리 하이가 된 다음에 다시 프로그램 명령(CMD9)과 어드레스들(ADD1-ADD4)이 순차적으로 수신된다. 그러면 소정 레이턴시 후에 외부 시스템 클럭(CLK)에 동기하여, 또 다른 프로그램 데이터(D0-D527)가 순차적으로 데이터 입출력핀(DQ)를 통해 외부로부터 수신된다. 다음에 신호(RnB)가 다시 논리 로우가 되고 이 상태에서 플래쉬 메모리장치 내부의 플래쉬 메모리셀 어레이에 상기 또 다른 프로그램 데이터가 프로그램된 다음 캐쉬 프로그램 동작이 완료된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리장치에서는 CLE 신호, ALE 신호, RE 신호, 및 WE 신호가 필요치 않으므로 내부회로들에 대한 제어가 간단해져 칩 내부에서 스큐(skew)가 발생할 가능성이 줄어들고 성능이 향상될 수 있으며 또한 핀(pin) 수가 줄어들게 되는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 플래쉬 메모리장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 3은 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 독출동작을 나타내는 타이밍도이다.
도 4는 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 프로그램 동작을 나타내는 타이밍도이다.
도 5는 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 소거 동작을 나타내는 타이밍도이다.
도 6은 도 1에 도시된 본 발명에 따른 플래쉬 메모리장치의 캐쉬(cache) 프로그램 동작을 나타내는 타이밍도이다.

Claims (20)

  1. 비휘발성 메모리셀 어레이; 및
    독출동작, 프로그램 동작, 및 소거동작시, 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 인터페이스 회로를 구비하는 것을 특징으로 하는 비휘발성 메모리장치.
  2. 제1항에 있어서, 상기 인터페이스 회로는,
    시작(invoke) 신호의 활성화에 응답하여 상기 명령을 수신하는 것을 특징으로 하는 비휘발성 메모리장치.
  3. 제2항에 있어서, 상기 인터페이스 회로는,
    상기 독출동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 독출 데이터를 순차적으로 외부로 출력하는 것을 특징으로 하는 비휘발성 메모리장치.
  4. 제2항에 있어서, 상기 인터페이스 회로는,
    상기 프로그램 동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 프로그램 데이터를 순차적으로 수신하는 것을 특징으로 하는 비휘발성 메모리장치.
  5. 제3항 또는 제4항에 있어서, 상기 인터페이스 회로는,
    상기 시작(invoke) 신호의 활성화에 응답하여 상기 확인 명령을 수신하는 것을 특징으로 하는 비휘발성 메모리장치.
  6. 제1항에 있어서,
    상기 레이턴시 값을 저장하고 상기 인터페이스 회로에 상기 레이턴시 값을 제공하는 레지스터를 더 구비하는 것을 특징으로 하는 비휘발성 메모리장치.
  7. 메모리 콘트롤러; 및
    상기 메모리 콘트롤러에 연결되는 비휘발성 메모리장치를 구비하고,
    상기 비휘발성 메모리장치는,
    비휘발성 메모리셀 어레이; 및
    독출동작, 프로그램 동작, 및 소거동작시, 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 인터페이스 회로를 구비하고,
    상기 메모리 콘트롤러가 상기 칩 인에이블 신호, 상기 명령, 및 상기 어드레스들을 제공하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 인터페이스 회로는,
    시작(invoke) 신호의 활성화에 응답하여 상기 명령을 수신하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 인터페이스 회로는,
    상기 독출동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 독출 데이터를 순차적으로 외부로 출력하는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서, 상기 인터페이스 회로는,
    상기 프로그램 동작시에는 상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령이 입력되면 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 프로그램 데이터를 순차적으로 수신하는 것을 특징으로 하는 메모리 시스템.
  11. 제9항 또는 제10항에 있어서, 상기 인터페이스 회로는,
    상기 시작(invoke) 신호의 활성화에 응답하여 상기 확인 명령을 수신하는 것을 특징으로 하는 메모리 시스템.
  12. 제7항에 있어서, 상기 비휘발성 메모리장치는,
    상기 레이턴시 값을 저장하고 상기 인터페이스 회로에 상기 레이턴시 값을 제공하는 레지스터를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  13. 제11항에 있어서, 상기 메모리 콘트롤러가 상기 시작(invoke) 신호 및 상기 확인 명령을 제공하는 것을 특징으로 하는 메모리 시스템.
  14. 제11항에 있어서, 상기 메모리 콘트롤러가 상기 확인 명령을 제공하고 상기 시작(invoke) 신호는 상기 비휘발성 메모리장치 내부에서 발생되는 것을 특징으로 하는 메모리 시스템.
  15. 비휘발성 메모리장치를 동작시키는 방법에 있어서,
    칩 인에이블 신호를 활성화시키는 단계; 및
    상기 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 단계를 구비하는 것을 특징으로 하는 동작 방법.
  16. 제15항에 있어서, 상기 명령은 시작(invoke) 신호의 활성화에 응답하여 수신되는 것을 특징으로 하는 동작 방법.
  17. 비휘발성 메모리장치로부터 데이터를 독출하는 방법에 있어서,
    칩 인에이블 신호를 활성화시키는 단계;
    상기 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 단계;
    상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령을 수신하는 단계; 및
    상기 확인 명령이 수신된 후 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 독출 데이터를 순차적으로 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 독출 방법.
  18. 제17항에 있어서, 상기 명령 및 상기 확인 명령은 시작(invoke) 신호의 활성화에 응답하여 수신되는 것을 특징으로 하는 독출 방법.
  19. 비휘발성 메모리장치에 데이터를 프로그램하는 방법에 있어서,
    칩 인에이블 신호를 활성화시키는 단계;
    상기 칩 인에이블 신호가 활성화되는 시점으로부터 소정의 제1레이턴시 후에 외부 시스템 클럭에 동기하여 명령과 어드레스들을 순차적으로 수신하는 단계;
    상기 명령과 어드레스들을 수신한 후 확인(confirm) 명령을 수신하는 단계; 및
    상기 확인 명령이 수신된 후 소정의 제2레이턴시 후에 상기 외부 시스템 클럭에 동기하여 프로그램 데이터를 순차적으로 수신하는 단계를 구비하는 것을 특징으로 하는 프로그램 방법.
  20. 제19항에 있어서, 상기 명령 및 상기 확인 명령은 시작(invoke) 신호의 활성화에 응답하여 수신되는 것을 특징으로 하는 프로그램 방법.
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