KR20050060765A - 통신 시스템의 호 접속률 향상 방법 및 그를 위한 장치 - Google Patents

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Abstract

본 발명은 통신 시스템에 있어서, 특히 핸드오프 시에 호 접속률을 높이기 위한 방법 및 장치에 관한 것으로, 디지털 선왜곡 기능과 파일럿 비콘 기능의 통합을 통해 서로 다른 주파수를 할당하여 셀(cell) 경계 지역에서 발생하는 하드 핸드오프(Hand-Off) 시에 호 접속률을 높일 수 있도록 하는데 적당한 통신 시스템의 호 접속률 향상 방법 및 그를 위한 장치에 관한 것이다.

Description

통신 시스템의 호 접속률 향상 방법 및 그를 위한 장치{method for enhancing call access rate in communication system, and apparatus for the same}
본 발명은 통신 시스템에 관한 것으로, 특히 핸드오프 시에 호 접속률을 높이기 위한 방법 및 장치에 관한 것이다.
일반적으로 셀(cell) 경계 지역에서 발생하는 핸드오프(Hand-Off) 시에는 서로 다른 주파수를 할당하여 사용함으로 인해 호 접속률이 저하되는 현상이 발생한다. 이러한 핸드오프는 하드 핸드오프 상황이며 이종간의 주파수 할당(FA : Frequency Assignment)을 사용한다.
상기와 같은 이종간의 주파수 할당(FA)으로 인한 호 접속률 저하 현상을 해결하기 위해 파일럿 비콘(Pilot Beacon) 기능이 제안되었다.
특히 파일럿 비콘 기능을 위해 기지국에는 무선주파수 어셈블리(RF Assembly)에 비콘 송수신 어셈블리(BOTA : Beacon Transceiver Assembly)라는 보드를 추가하여 사용하였다. 반면 단말기는 핸드오프 수행 기능을 기본적으로 탑재하고 있기 때문에 비콘 송수신 어셈블리(BOTA) 없이도 핸드오프를 수행하는데 큰 무리가 없다. 그러나 단말기의 호 접속률은 현저히 떨어지는 단점을 가진다.
한편 종래 기지국의 무선주파수 어셈블리(RF Assembly) 구조는 다중 주파수 할당(Multi-FA)을 수용할 수 있는 구조이다.
또한 기지국은 전력 증폭기(Power Amplifier)의 선형성을 높이기 위해 무선주파수 어셈블리(RF Assembly)에 디지털 선왜곡(Digital Pre-Distortion) 기능을 갖추고 있다.
상기한 무선주파수 어셈블리(RF Assembly)와 비콘 송수신 어셈블리(BOTA)는 서로 분리되어 있다.
특히 기지국에는 비콘 송수신 어셈블리(BOTA)를 위한 별도의 작은 용량의 전력 증폭기도 필요하다.
상기와 같이 기지국의 송신 보드는 특히 무선주파수 어셈블리(RF Assembly)는 각각의 주파수 할당(FA) 당 하나씩 사용되므로, 파일럿 비콘(Pilot Beacon)을 수행하려면 별도의 보드 즉, 비콘 송수신 어셈블리(BOTA)가 더 요구되었다.
그러나 이후에 개발된 디지털 송수신 어셈블리(DTRA : Digital Transceiver Assembly)라는 보드는 여러 주파수 할당(FA)을 동시에 수용한다. 예로써, 디지털 송수신 어셈블리(DTRA)는 할당된 3개의 주파수를 동시에 수용한다. 그러므로 디지털 송수신 어셈블리(DTRA)를 사용할 경우에는 여유 주파수 할당(FA)에 파일럿 비콘(Pilot Beacon)을 송출할 수 있다. 이러한 디지털 송수신 어셈블리(DTRA)의 구조를 도 1에 나타내었다.
도 1은 종래의 디지털 송수신 어셈블리(DTRA)를 나타낸 블록다이어그램이다.
도 1에서 점선을 데이터의 흐름을 나타내고 실선은 제어신호의 연결을 나타낸다.
도 1을 참조하면, 채널 카드(Channel Card)에서 보내는 송신 데이터는 링크 필드 프로그래머블 게이트 어레이(Link Field Programmable Gate Array : Link FPGA)(1)에서 시분할된다. 그 시분할된 각 주파수 할당(FA)의 데이터는 결합기/크레스트 팩터 감소 블록(combiner/crest factor reduction)(2)으로 보내진다.
결합기/크레스트 팩터 감소 블록(combiner/crest factor reduction)(2)은 시분할된 데이터를 클린업 필터링(Clean Up Filtering)을 통해 인접 채널의 영향으로부터 강하게 만들며, 수제어 오실레이터(numeral controlled oscillator ; 이하, NCO 라 약칭함) 값을 곱해 각 데이터의 위치를 정한다. 그리고 결합 기능을 통해 결합된 데이터를 디지털 선왜곡기(Digital Pre-distorter)(3)로 전송한다.
디지털 선왜곡기(Digital Pre-distorter)(3)는 전력 증폭기의 선형성 향상을 위해 디지털 선왜곡(DPD : Digital Pre-Distortion) 기능을 수행한다.
디지털 선왜곡된 결과는 더블 레이트 직교 복조 필드 프로그래머블 게이트 어레이(DQDM FPGA : Double rate Quadrature Demodulation FPGA)(4)에 입력된다.
더블 레이트 직교 복조 필드 프로그래머블 게이트 어레이(DQDM FPGA)(4)는 입력된 데이터를 재정렬하여 동기화시키고, 그 결과를 송신 무선주파수단(5)으로 전달한다. 여기서 무선주파수단은 상기한 송신 무선주파수단(5)과 수신 무선주파수단(6)으로 구분된다. 송신 무선주파수단(5)은 디지털신호를 아날로그신호로 변환하는 기능(DAC : Digital to Analog Conversion)과 주파수를 상향 조정하는 업컨버터(upconverter) 기능을 수행한다. 반면 수신 무선주파수단(6)은 아날로그신호를 디지털신호로 변환하는 기능(ADC : Analog to Digital Conversion)과 주파수를 하향 조정하는 다운컨버터(downconverter) 기능을 수행한다.
한편 더블 레이트 직교 복조 필드 프로그래머블 게이트 어레이(DQDM FPGA)(4)는 수신 무선주파수단(6)에서 들어오는 양자화된 중간주파수(IF : Intermediate Frequency) 신호를 2배로 샘플링하여 디지털 선왜곡기(3)로 전송한다. 디지털 선왜곡기(3)는 수신 무선주파수단(6)으로부터 입력되는 신호를 이용하여 디지털 선왜곡(DPD) 기능을 수행한다.
다음은 비콘 송수신 어셈블리(BOTA)에 대해 설명한다.
도 2는 종래의 비콘 송수신 어셈블리(BOTA)를 나타낸 블록다이어그램으로 코드분할다중접속(CDMA : Code Division Multiple Access) 방식의 예를 든 것이다.
도 2를 참조하면, 신호 발생기들(10,20,30)은 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array ; 이하, FPGA라 약칭함)로 구현된다.
신호 발생기들(10,20,30)로부터 생성된 디지털 신호는 디지털/아날로그 변환기(Digital to Analog Converter ; 이하, DAC 라 약칭함)들(11,21,31)에서 아날로그 신호로 변환된 후에 이퀄라이저들(Equalizers)(12,22,32)과 변조기들(Modulators)(13,23,33)을 거쳐 증폭기들(14,24,34)로 증폭되어 안테나로 전송된다.
상기한 종래에는 디지털 송수신 어셈블리(DTRA)를 사용하여 비콘 신호를 송신함에 있어서 다음과 같은 문제가 있다.
즉, 비콘 신호와 사용자의 데이터 신호를 송신함에 있어서 전력 증폭기(Power Amplifier)를 그 두 신호들이 공유한다. 그 때문에 일정 시간 동안 Beacon 신호가 증폭기에 나타나고, 또 일정 시간 후에는 주파수를 호핑(hopping)해서 나타난다. 그에 따라 비콘 신호가 피이드백(Feedback)되어 도 1에 도시된 디지털 선왜곡기(3)에 들어오면 분명한 간섭으로 작용한다. 이는 결국 전력 증폭기의 선형성을 향상시키기 위해 구비된 디지털 선왜곡기(3)의 성능을 열화시킨다.
반면에 상기한 문제를 해결하고자 기지국의 비콘 송수신 어셈블리(BOTA) 기능을 제거하면, 단말기가 기본적으로 가지는 핸드오프 수행 기능에만 의존하면 호 접속률이 현저히 저하되는 문제에 부딪치게 된다.
본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로써, 디지털 선왜곡 기능과 파일럿 비콘 기능의 통합을 통해 서로 다른 주파수를 할당하여 셀(cell) 경계 지역에서 발생하는 하드 핸드오프(Hand-Off) 시에 호 접속률을 높일 수 있도록 하는데 적당한 통신 시스템의 호 접속률 향상 방법 및 그를 위한 장치를 제공하는데 있다.
본 발명의 또다른 목적은 기지국에서 여러 주파수 할당(FA)을 동시에 수용하는 즉, 다중 반송파(Multi-Carrier) 송신 기능을 갖는 디지털 송수신 어셈블리(DTRA)에 별도의 디바이스나 하드웨어를 추가하지 않고도 파일럿 비콘 기능을 추가함과 동시에 디지털 선왜곡 기능에 영향을 주지 않도록 하는데 적당한 통신 시스템의 호 접속률 향상 방법 및 그를 위한 장치를 제공하는데 있다.
본 발명의 또다른 목적은 호핑하는 비콘 신호를 효과적으로 제거하여 순수한 사용자 데이터 신호에 대해서만 디지털 선왜곡 기능을 수행하도록 하는데 적당한 통신 시스템의 호 접속률 향상 방법 및 그를 위한 장치를 제공하는데 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 통신 시스템의 호 접속률 향상 방법의 특징은, 다중 반송파(Multi-carrier)를 수용하는 디지털 송수신 어셈블리(DTRA : Digital Transceiver Assembly) 보드에 구비된 FPGA에서, 상기 FPGA에 구비된 신호 발생기가 비콘(beacon) 신호를 발생하는 단계와, 상기 FPGA에 구비된 적어도 하나의 필터가 상기 발생된 비콘 신호를 소정 주파수 대역폭의 신호로 만들어 등화시키는 단계와, 상기 등화된 신호에 소정 발진 주파수를 곱하여 중심 주파수에 대한 소정 오프셋의 주파수 위치를 결정하는 단계와, 상기 FPGA에 구비된 먹스(Mux)가 상기 주파수 위치가 결정된 비콘 신호를 입력되는 사용자 데이터 신호에 결합하는 단계를 포함하여 이루어진다는 것이다.
보다 바람직하게, 상기 비콘 신호는 파일럿 신호이며, 상기 FPGA에 구비된 제1 필터가 상기 발생된 비콘 신호를 소정 대역폭의 신호로 출력하기 위한 필터링을 수행하는 단계와, 상기 FPGA에 구비된 또다른 제2 필터가 상기 제1 필터의 출력 신호를 등화시키는 단계와, 상기 등화된 신호를 중심 주파수로부터 상기 오프셋에 의해 정해지는 주파수 위치로 호핑시키는 단계를 더 포함한다.
또한, 상기 FPGA에 구비된 노치 필터(notch filter)가 피이드백되는 신호에 포함된 비콘 신호를 노치 필터링(notch filtering)하는 단계를 더 포함한다. 여기서, 상기 피이드백되는 신호에 포함된 비콘 신호의 주파수 위치에 대한 정보 및/또는 상기 피이드백되는 신호에 포함된 비콘 신호의 지연시간 정보에 근거하여 상기 노치 필터링을 수행한다.
상기한 목적들을 달성하기 위한 본 발명에 따른 통신 시스템의 호 접속률 향상 장치의 특징은, 선왜곡기와, 비콘 신호를 발생시켜 상기 선왜곡기에서 출력된 사용자 데이터 신호와 결합하여 출력하고, 입력되는 피이드백 신호에 포함된 비콘 신호를 필터링하는 FPGA와, 상기 사용자 데이터 신호에 결합되는 비콘 신호의 주파수 위치와 이득 조절 정보를 상기 FPGA에 제공하고, 상기 피이드백 신호에 포함된 비콘 신호의 지연시간 정보를 상기 FPGA에 제공하는 제어 블록을 포함하여 구성된다는 것이다.
보다 바람직하게, 상기 FPGA는 상기 비콘 신호를 발생시키는 신호 발생기와, 주파수 위치가 결정된 상기 비콘 신호를 상기 사용자 데이터 신호와 결합하는 먹스(mux)와, 상기 제어 블록의 주파수 위치 정보 및 지연시간 정보를 사용하여 상기 피이드백 신호에 포함된 비콘 신호를 필터링하는 노치 필터(notch filter)를 포함하며, 상기 FPGA는 상기 신호 발생기에서 출력된 비콘 신호를 소정 주파수 대역폭의 신호로 출력하는 펄스 세이핑 필터(pulse shaping filter)와, 상기 펄스 세이핑 필터의 출력을 등화시키는 위상 이퀄라이저 필터(phase equalizer filter)와, 상기 위상 이퀄라이저 필터의 출력에 발진 주파수를 곱하여 상기 사용자 데이터 신호와 결합을 위해 출력하는 오실레이터(numeral controlled oscillator)를 더 포함한다.
또한, 상기 FPGA는 상기 선왜곡기에서 출력된 사용자 데이터 신호에 대해 중심 주파수로부터 소정 오프셋(offset)을 갖는 위치에 상기 발생된 비콘 신호를 호핑하며, 더블 레이트 직교 복조(Double rate Quadrature Demodulation)를 수행한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부된 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하 본 발명에 따른 통신 시스템의 호 접속률 향상 방법 및 그를 위한 장치를 첨부된 도면을 참조하여 보다 상세히 설명한다.
본 발명은 다중 반송파(Multi-carrier)를 수용하는 디지털 송수신 어셈블리(DTRA) 보드에 구비된 FPGA가 도 3 및 도 4에 도시된 바와 같이 통합 구조를 갖는다. 그에 따라 이하에서는 본 발명의 통합 FPGA가 호 접속률 향상 절차를 수행한다.
본 발명에 따른 호 접속률 향상 절차는 다음과 같다.
먼저, 통합 FPGA에 구비된 신호 발생기가 비콘 신호(Beacon signal)를 발생한다. 여기서 신호 발생기는 CDMA 신호 발생기이다.
이어서 통합 FPGA에 구비된 펄스 세이핑 필터는 신호 발생기에서 발생된 비콘 신호가 소정 주파수 대역폭을 갖도록 한다. 여기서 펄스 세이핑 필터는 1.23MHz 주파수 대역폭의 신호로 출력한다.
다음에 위상 이퀄라이저 필터는 펄스 세이핑 필터에서 출력된 신호를 등화시킨다. 그 등화된 신호에는 수제어 오실레이터(numeral controlled oscillator)에서 발생된 발진 주파수가 곱해지며, 그에 따라 신호 발생기에서 발생된 비콘 신호가 위치할 주파수 위치가 결정된다.
상기에서 위상 이퀄라이저 필터는 펄스 세이핑 필터에서 출력된 신호를 등화시켜 인접 채널에 영향이 미치지 않도록 한다.
이와 같이 주파수 위치가 결정된 비콘 신호는 통합 FPGA로 입력되는 사용자 데이터 신호와 결합된다. 이러한 결합은 통합 FPGA에 구비된 먹스(Mux)가 수행하며, 이 때 결합되는 비콘 신호는 중심 주파수로부터 소정 오프셋을 갖는 주파수 위치로 호핑되며, 그 호핑되는 주파수 위치는 제어 및 디지털 신호 프로세싱 블록에서 제공하는 주파수 위치 및 이득 정보에 근거하여 정해진다.
결국 결합된 비콘 신호와 사용자 데이터 신호는 증폭된 후에 안테나를 통해 송신된다.
상기한 절차는 신호의 송신 측면에서 호 접속률을 향상시키기 위한 것이며, 반면에 피이드백 측면에서의 절차는 다음과 같다.
통합 FPGA에 구비된 노치 필터(notch filter)는 피이드백되는 수신 신호에서 비콘 신호를 노치 필터링(notch filtering)한다.
이 때 피이드백되는 신호에 포함된 비콘 신호의 주파수 위치는 제어 및 디지털 신호 프로세싱 블록에서 제공하는 비콘 신호에 대한 주파수 위치 정보 및/또는 그 비콘 신호의 지연시간 정보에 근거한다. 따라서 노치 필터는 정확한 주파수 위치에서 피이드백되는 비콘 신호를 제거한다.
그에 따라 디지털 선왜곡기는 노치 필터에 의해 비콘 신호가 제거된 피이드백 신호와 송신될 사용자 데이터 신호를 비교하여 전력 증폭기의 선형성을 향상시키기 위한 디지털 선왜곡 기능을 수행한다. 결국 디지털 선왜곡기에서 비교 대상이 되는 두 신호에 비콘 신호가 모두 제거된 상태에서 디지털 선왜곡 기능이 수행되므로, 피이드백되는 수신 신호에 포함된 비콘 신호가 간섭으로 작용하지 않으며, 디지털 선왜곡기의 성능 열화가 없게 된다.
다음은 상기에서 언급된 호 접속률 향상 절차를 수행하는 장치적 구성을 설명한다.
도 3은 본 발명에 따른 통합 구조의 디지털 송수신 어셈블리(Integrated DTRA)를 나타낸 블록다이어그램이다.
도 3을 참조하면, 채널 카드(Channel Card)에서 보내는 사용자 데이터 신호는 링크 FPGA(Link FPGA)(100)에서 시분할된다. 그 시분할된 각 주파수 할당(FA)의 사용자 데이터 신호는 결합기/크레스트 팩터 감소 블록(combiner/crest factor reduction)(101)으로 보내진다.
결합기/크레스트 팩터 감소 블록(combiner/crest factor reduction)(101)은 시분할된 사용자 데이터 신호를 필터링을 통해 인접 채널의 영향으로부터 강하게 만들며, NCO 값을 곱해 각 사용자 데이터 신호의 각 주파수 위치를 정한다. 그리고 결합 기능을 통해 결합된 사용자 데이터 신호를 디지털 선왜곡기(Digital Pre-distorter)(102)로 전송한다.
디지털 선왜곡기(Digital Pre-distorter)(102)는 전력 증폭기의 선형성 향상을 위해 디지털 선왜곡(DPD) 기능을 수행한다.
디지털 선왜곡된 결과는 도 4에 도시된 통합 FPGA(integrated FPGA)(103)에 입력된다. 통합 FPGA(103)는 더블 레이트 직교 복조 필드 프로그래머블 게이트 어레이(DQDM FPGA : Double rate Quadrature Demodulation FPGA)의 기능과 비콘 신호 발생(beacon signal generation)과 노치 필터링(notch filtering)을 수행한다.
통합 FPGA(103)는 입력된 사용자 데이터 신호에 자신이 발생시킨 비콘 신호를 상기 사용자 데이터 신호에 대해 소정 오프셋을 갖도록 결합하여 재정렬한다. 이 때 비콘 신호는 입력된 사용자 데이터 신호에 대해 소정 오프셋을 갖는 주파수 위치에 결합된다. 다시 말하자면, 비콘 신호는 중심 주파수에 대해 소정 오프셋을 갖는 주파수 위치에 결합된다.
또한 통합 FPGA(103)는 재정렬된 신호를 동기화시키기 위한 더블 레이트 직교 복조 필드 프로그래머블 게이트 어레이(DQDM FPGA) 기능을 수행한다.
송신 무선주파수단(104)은 통합 FPGA(103)에 의해 동기된 신호를 증폭하여 안테나를 통해 송신한다.
송신 무선주파수단(104)은 디지털신호를 아날로그신호로 변환하는 기능(DAC : Digital to Analog Conversion)과 주파수를 상향 조정하는 업컨버터(upconverter) 기능을 수행한다. 반면 수신 무선주파수단(105)은 아날로그신호를 디지털신호로 변환하는 기능(ADC : Analog to Digital Conversion)과 주파수를 하향 조정하는 다운컨버터(downconverter) 기능을 수행한다.
한편 통합 FPGA(103)는 수신 무선주파수단(105)에서 들어오는 양자화된 중간주파수(IF) 신호를 2배로 샘플링하여 디지털 선왜곡기(102)로 전송한다. 이 때 통합 FPGA(103)는 노치 필터링(notch filtering)을 통해 들어오는 신호에서 비콘 신호를 제거하여 출력한다.
디지털 선왜곡기(102)는 통합 FPGA(103)로부터 입력되는 신호와 결합기/크레스트 팩터 감소 블록(combiner/crest factor reduction)(101)로부터 입력되는 신호를 서로 비교하여 디지털 선왜곡(DPD) 기능을 수행한다. 이 때 본 발명에서는 비교되는 두 신호에서 비콘 신호가 제거된 상태이다.
제어 및 디지털 신호 프로세싱 블록(control & DSP block)(106)은 통합 FPGA(103)와 디지털 선왜곡기(102)와 결합기/크레스트 팩터 감소 블록(101)과 링크 FPGA(100)의 제어를 담당한다. 특히 제어 및 디지털 신호 프로세싱 블록(106)은 통합 FPGA(103)에서 사용자 데이터 신호에 결합되는 비콘 신호의 주파수 위치 및 이득 조절 정보를 제공하며, 또한 통합 FPGA(103)에 구비된 노치 필터(notch filter)의 필터링 계수와 피이드백된 신호에 포함되어 있는 비콘 신호의 지연시간 정보를 제공한다.
그에 따라 통합 FPGA(103)는 송신될 신호에 결합되는 비콘 신호의 주파수 위치 및 이득 조절 정보를 미리 알 수 있으므로, 발생시킨 비콘 신호를 적절할 주파수 위치에 호핑한다.
상기와 같이 본 발명에서는 비콘 신호가 결합기/크레스트 팩터 감소 블록(101)과 디지털 선왜곡기(102)에서 나타나지 않는다.
도 4는 본 발명에 따른 통합 구조의 디지털 송수신 어셈블리(Integrated DTRA)에서 통합 블록의 상세 구성을 나타낸 블록다이어그램으로, 통합 블록은 더블 레이트 직교 복조 필드 프로그래머블 게이트 어레이(DQDM FPGA)의 기능을 수행하면서 비콘 신호를 발생하고 노치 필터링(notch filtering)을 수행한다.
도 4를 참조하면, A단에서 B단으로 신호를 송신하는 송신 블록은 사용자 데이터 정렬 블록(User data arrangement)(201)과 신호 발생기(202)와 펄스 세이핑 필터(203)와 위상 이퀄라이저 필터(204)와 NCO(205)와 사용자 데이터 재정렬 블록(User data rearrangement)(206)으로 구성된다.
또한 C단에서 D단으로 신호가 피이드백되는 피이드백 블록은 디지털 중간주파 사용자 데이터 & 비콘 신호 정렬 블록(Digital IF user data + beacon arrangement)(207)과 노치 필터(notch filter)(208)와 사용자 데이터 재정렬 블록(only user data rearrangement)(209)으로 구성된다.
송신 블록에서, 신호 발생기(202)는 CDMA 신호를 발생하는 것으로, 특히 파일럿 신호(Pilot signal)만을 발생시킨다. 여기서 파일럿 신호는 비콘 신호에 상응한 것으로 이하에서는 비콘 신호라 설명한다.
비콘 신호는 펄스 세이핑 필터(Pulse Shaping Filter)(203)를 거쳐 소정 주파수 대역폭을 가지는 비콘 신호로 출력된다. 예로써, 펄스 세이핑 필터(Pulse Shaping Filter)(203)는 1.23MHz 대역폭을 갖는 비콘 신호를 출력한다.
위상 이퀄라이저 필터(Phase Equalizer Filter)(204)는 입력된 비콘 신호를 등화시켜 정상적인 스펙트럼 형태를 띄면서 인접 채널의 영향으로부터 강하게 만든다.
이후에 위상 이퀄라이저 필터(Phase Equalizer Filter)(204)의 출력에 NCO 값(소정 발진 주파수)을 곱해 비콘 신호의 주파수 위치를 결정한다. 즉 NCO(205)에서 발생된 소정 발진 주파수를 등화된 비콘 신호에 곱하여, 그 비콘 신호가 중심 주파수로부터 소정 오프셋(Offset)의 주파수 위치에 호핑되도록 만든다.
이후에 사용자 데이터 정렬 블록(201)에서 결합(Combining)을 통해 정렬된 사용자 데이터 신호는 주파수 위치가 결정된 비콘 신호 즉, NCO(205)의 출력과 결합(Summing)된다. 여기서 결합을 통해 정렬된 사용자 데이터 신호는 도 3에서 설명된 디지털 선왜곡기(102)의 출력이다.
상기에서 합산된 신호는 동기 획득을 위해 사용자 데이터 재정렬 블록(206)을 통해 다시 한 번 재정렬된 후에 전력 증폭되어 송신된다.
이와 같이 송신 블록에서는 통합 FPGA(103)에서 비콘 신호가 결합되기 때문에 전력 증폭기에 인가되는 신호에만 비콘 신호가 포함된다. 반면에 비콘 신호는 디지털 선왜곡기(102)의 디지털 선왜곡(DPD) 기능에는 영향을 미치지 않는다.
피이드백 블록에서, 디지털 중간주파 사용자 데이터 & 비콘 신호 정렬 블록(207)은 양자화된 중간주파수(IF) 신호를 통합 FPGA(103)로 전달한다. 이 때 양자화된 중간주파수(IF) 신호에는 사용자 데이터 신호와 비콘 신호가 포함되어 있다.
통합 FPGA(103)의 노치 필터(208)는 디지털 중간주파 사용자 데이터 & 비콘 신호 정렬 블록(207)으로부터 들어오는 양자화된 중간주파수(IF) 신호에서 비콘 신호를 제거한다. 이 때 노치 필터(208)는 제어 및 디지털 신호 프로세싱 블록(control & DSP block)(106)에서 제공한 비콘 신호의 지연시간 정보에 의해 정해지는 주파수 위치에서 비콘 신호를 필터링한다.
송신 경로에서 피이드백 경로의 노치 필터(208)까지 신호가 돌아오는데 걸리는 지연시간은 일정하기 때문에 제어 및 디지털 신호 프로세싱 블록(control & DSP block)(106)은 피이드백 경로로 들어오는 중간주파수(IF) 신호의 지연시간을 알 수 있다. 그러면 그 중간주파수(IF) 신호에 포함된 비콘 신호의 주파수 위치도 알 수 있다. 따라서 제어 및 디지털 신호 프로세싱 블록(control & DSP block)(106)은 지연시간을 측정하여 현재 노치 필터(208)로 입력되는 중간주파수(IF) 신호의 지연시간을 노치 필터(208)의 계수와 함께 제공함으로써 노치 필터(208)는 제공받은 지연시간 후에 해당 주파수 위치에서 비콘 신호를 걸러낸다.
상기에서 노치 필터(208)의 계수는 매트랩(Matlab)이나 여러 다른 툴(Tool) 들을 이용하여 구현할 수 있으며, 노치 필터(208)의 스커트(skirt) 특성을 어느 정도로 할 것인지는 디지털 선왜곡기(102)의 성능을 보아가며 적절히 조절한다.
도 5는 도 4에 나타낸 내부 구성요소별 신호 스펙트럼을 나타낸 도면으로, 각 구성요소에서 또는 각 구성요소에서 출력되는 신호의 스펙트럼 특성을 나타낸 것이다.
이상에서 설명된 본 발명에 따르면, 옵션 보드인 비콘 송수신 어셈블리(BOTA)의 기능을 디지털 송수신 어셈블리(DTRA)에 실장 함으로써 기지국 설비의 가격 절감의 효과가 있으며, 또한 기지국 성능 열화도 없다.
또한 디지털 송수신 어셈블리(DTRA)의 내부에 하드웨어 추가도 일어나지 않으며, 기존의 FPGA 내부에 디지털 필터(Digital Filter)만을 구성하여 호 접속률을 향상시킨다. 또한 무선주파수(RF)단의 보드들을 제어하기 위해 구비되는 여러 제어 목적의 하드웨어나 소프트웨어의 구성이 간단해지는 부차적인 장점도 있다.
가장 구체적으로, 다중 반송파(Multi-Carrier) 송신 기능을 갖는 디지털 송수신 어셈블리(DTRA)에 별도의 디바이스나 하드웨어를 추가하지 않고도 디지털 송수신 어셈블리(DTRA) 보드의 하나의 FPGA에 파일럿 비콘 기능을 추가하여 단말기의 하드 핸드오프 시에 호 접속 성공률을 높인다. 또한 디지털 선왜곡 기능에 영향을 주지 않으므로 전력 증폭기의 선형성 향상에 부정적 영향을 주지 않는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
도 1은 종래의 디지털 송수신 어셈블리(DTRA)를 나타낸 블록다이어그램.
도 2는 종래의 비콘 송수신 어셈블리(BOTA)를 나타낸 블록다이어그램.
도 3은 본 발명에 따른 통합 구조의 디지털 송수신 어셈블리(Integrated DTRA)를 나타낸 블록다이어그램.
도 4는 본 발명에 따른 통합 구조의 디지털 송수신 어셈블리(Integrated DTRA)에서 통합 블록의 상세 구성을 나타낸 블록다이어그램이다.
도 5는 도 4에 나타낸 내부 구성요소별 신호 스펙트럼을 나타낸 도면.

Claims (10)

  1. 다중 반송파(Multi-carrier)를 수용하는 디지털 송수신 어셈블리(DTRA : Digital Transceiver Assembly) 보드에 구비된 필드 프로그래머블 게이트 어레이(FPGA)에서,
    상기 필드 프로그래머블 게이트 어레이(FPGA)에 구비된 신호 발생기가 비콘(beacon) 신호를 발생하는 단계와;
    상기 필드 프로그래머블 게이트 어레이(FPGA)에 구비된 적어도 하나의 필터가 상기 발생된 비콘 신호를 소정 주파수 대역폭의 신호로 만들어 등화시키는 단계와;
    상기 등화된 신호에 소정 발진 주파수를 곱하여 중심 주파수에 대한 소정 오프셋의 주파수 위치를 결정하는 단계와;
    상기 필드 프로그래머블 게이트 어레이(FPGA)에 구비된 먹스(Mux)가 상기 주파수 위치가 결정된 비콘 신호를 입력되는 사용자 데이터 신호에 결합하는 단계를 포함하여 이루어지는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 방법.
  2. 제 1 항에 있어서, 상기 비콘 신호는 파일럿 신호인 것을 특징으로 하는 통신 시스템의 호 접속률 향상 방법.
  3. 제 1 항에 있어서, 상기 필드 프로그래머블 게이트 어레이(FPGA)에 구비된 제1 필터가 상기 발생된 비콘 신호를 소정 대역폭의 신호로 출력하기 위한 필터링을 수행하는 단계와,
    상기 필드 프로그래머블 게이트 어레이(FPGA)에 구비된 또다른 제2 필터가 상기 제1 필터의 출력 신호를 등화시키는 단계와,
    상기 등화된 신호를 중심 주파수로부터 상기 오프셋에 의해 정해지는 주파수 위치로 호핑시키는 단계를 더 포함하는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 방법.
  4. 제 1 항에 있어서, 상기 필드 프로그래머블 게이트 어레이(FPGA)에 구비된 노치 필터(notch filter)가 피이드백되는 신호에 포함된 비콘 신호를 노치 필터링(notch filtering)하는 단계를 더 포함하는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 방법.
  5. 제 4 항에 있어서, 상기 피이드백되는 신호에 포함된 비콘 신호의 주파수 위치에 대한 정보 및/또는 상기 피이드백되는 신호에 포함된 비콘 신호의 지연시간 정보에 근거하여 상기 노치 필터링을 수행하는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 방법.
  6. 선왜곡기와;
    비콘 신호를 발생시켜 상기 선왜곡기에서 출력된 사용자 데이터 신호와 결합하여 출력하고, 입력되는 피이드백 신호에 포함된 비콘 신호를 필터링하는 필드 프로그래머블 게이트 어레이(FPGA)와;
    상기 사용자 데이터 신호에 결합되는 비콘 신호의 주파수 위치와 이득 조절 정보를 상기 필드 프로그래머블 게이트 어레이(FPGA)에 제공하고, 상기 피이드백 신호에 포함된 비콘 신호의 지연시간 정보를 상기 필드 프로그래머블 게이트 어레이(FPGA)에 제공하는 제어 블록을 포함하여 구성되는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 장치.
  7. 제 6 항에 있어서, 상기 필드 프로그래머블 게이트 어레이(FPGA)는
    상기 비콘 신호를 발생시키는 신호 발생기와,
    주파수 위치가 결정된 상기 비콘 신호를 상기 사용자 데이터 신호와 결합하는 먹스(mux)와,
    상기 제어 블록의 주파수 위치 정보 및 지연시간 정보를 사용하여 상기 피이드백 신호에 포함된 비콘 신호를 필터링하는 노치 필터(notch filter)를 포함하는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 장치.
  8. 제 7 항에 있어서, 상기 필드 프로그래머블 게이트 어레이(FPGA)는
    상기 신호 발생기에서 출력된 비콘 신호를 소정 주파수 대역폭의 신호로 출력하는 펄스 세이핑 필터(pulse shaping filter)와,
    상기 펄스 세이핑 필터의 출력을 등화시키는 위상 이퀄라이저 필터(phase equalizer filter)와,
    상기 위상 이퀄라이저 필터의 출력에 발진 주파수를 곱하여 상기 사용자 데이터 신호와 결합을 위해 출력하는 오실레이터(numeral controlled oscillator)를 더 포함하는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 장치.
  9. 제 7 항에 있어서, 상기 필드 프로그래머블 게이트 어레이(FPGA)는 상기 선왜곡기에서 출력된 사용자 데이터 신호에 대해 중심 주파수로부터 소정 오프셋(offset)을 갖는 위치에 상기 발생된 비콘 신호를 호핑하는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 장치.
  10. 제 6 항에 있어서, 상기 필드 프로그래머블 게이트 어레이(FPGA)는 더블 레이트 직교 복조(Double rate Quadrature Demodulation)를 수행하는 것을 특징으로 하는 통신 시스템의 호 접속률 향상 장치.
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