KR20050059920A - Driver which includes skew control circuit and method for settting control signal of the same - Google Patents
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Abstract
본 발명은 스큐(skew) 제어 회로를 구비한 구동기에 관한 발명이다. 본 발명은 종래의 구동기의 문제점인 단락 전류의 발생을 억제하기 위하여 창작된 것이다. The present invention relates to a driver having a skew control circuit. The present invention has been created to suppress the occurrence of short circuit current which is a problem of the conventional driver.
본 발명에 의한 구동기는 제 1 선행 구동기, 제 2 선행 구동기 및 출력 구동기를 구비한 구동기로써, 제 1 및 제 2 선행 구동기는 각각 제어 신호에 따라 저항 또는 단락으로 동작하는 스큐 제어 회로를 추가적으로 구비한 것을 특징으로 한다. The driver according to the present invention is a driver having a first preceding driver, a second preceding driver and an output driver, wherein the first and second preceding drivers are each further provided with a skew control circuit operating in resistance or short circuit according to a control signal. It is characterized by.
또한 본 발명에서는 상기 구동기의 스큐 제어 회로의 제어 신호를 설정할 수 있는 방법을 제공한다. The present invention also provides a method for setting a control signal of a skew control circuit of the driver.
본 발명에 의할 경우, 금속 선택 공정에 의한 스큐 조절 방법에 비하여 시간과 비용을 절감할 수 있을 뿐만아니라, 간단한 방법으로 스큐 제어 회로의 제어 신호를 설정할 수 있다. According to the present invention, it is possible not only to save time and cost as compared to the method of adjusting the skew by the metal selection process, but also to set the control signal of the skew control circuit in a simple manner.
Description
본 발명은 구동기(driver)에 관한 발명이다. 특히 스큐(skew) 제어 회로를 구비한 구동기에 관한 발명이다. The present invention relates to a driver. In particular, the present invention relates to a driver having a skew control circuit.
이하 도 1 및 도 2를 참조하여 종래 기술에 의한 구동기를 설명하겠다.Hereinafter, a driver according to the prior art will be described with reference to FIGS. 1 and 2.
도 1은 종래기술에 의한 구동기의 회로도이다. 도 1에서 구동기는 제 1 선행 구동기(pre-driver)(1100), 제 2 선행 구동기(1200) 및 출력 구동기(output driver)(1300)로 구성되어 있다. 제 1 및 제 2 선행 구동기(1100,1200) 및 출력 구동기(1300)는 각각 PMOS 트랜지스터(1110,1210,1310) 및 NMOS 트랜지스터(1120,1220,1320)로 구성된 CMOS(complementary metal oxide semiconductor) 인버터(inverter)로 구성되어 있다. 제 1 및 제 2 입력(IN1,IN2)는 선행 구동기(1100,1200)에 의하여 구동되어 제 1 및 제 2 출력(OUT1,OUT2)이 되고, 이는 다시 출력 구동기(1300)에 의하여 구동되어 구동 출력(OUT)이 된다. 이와 같이, 제 1 및 제 2 입력(IN1,IN2)은 선행 구동기(1100,1200) 및 출력 구동기(1300)로 구성된 2 단의 구동기를 통과함으로써, 더욱 강한 구동 능력을 가지게 된다. 1 is a circuit diagram of a driver according to the prior art. In FIG. 1, the driver is composed of a first pre-driver 1100, a second pre-driver 1200, and an output driver 1300. The first and second preceding drivers 1100, 1200 and the output driver 1300 each comprise a complementary metal oxide semiconductor (CMOS) inverter including PMOS transistors 1110, 1210, 1310 and NMOS transistors 1120, 1220, 1320. inverter). The first and second inputs IN1 and IN2 are driven by the preceding drivers 1100 and 1200 to become the first and second outputs OUT1 and OUT2, which in turn are driven by the output driver 1300 to drive outputs. Becomes (OUT). As such, the first and second inputs IN1 and IN2 pass through a two-stage driver composed of the preceding drivers 1100 and 1200 and the output driver 1300, thereby having a stronger driving capability.
도 2는 종래기술에 의한 구동기에서 단락 전류(short circuit current)가 발생하는 원리를 설명하기 위한 도면이다. 도 2에서, 제 1 입력 전압(VIN1), 제 2 입력 전압(VIN2), 제 1 출력 전압(VOUT1), 제 2 출력 전압(VOUT2) 및 구동 출력 전압(VOUT)이 표현되어 있다.2 is a view for explaining the principle that a short circuit current (short circuit current) occurs in the driver according to the prior art. In FIG. 2, the first input voltage V IN1 , the second input voltage V IN2 , the first output voltage V OUT1 , the second output voltage V OUT2 and the driving output voltage V OUT are represented. have.
제 1 및 제 2 출력 전압(VOUT1,VOUT2)이 저(low)인 경우, 출력 구동기(1300)의 PMOS 트랜지스터(1310)는 온(on) 상태가, NMOS 트랜지스터(1320)는 오프(off) 상태가 되고, 제 1 및 제 2 출력 전압(VOUT1,VOUT2)이 고(high)인 경우, 출력 구동기(1300)의 PMOS 트랜지스터(1310)는 오프 상태가, NMOS 트랜지스터(1320)는 온 상태가 된다. 이 두 경우에는 PMOS 트랜지스터(1310) 및 NMOS 트랜지스터(1320) 중 어느 하나가 오프 상태이므로 전압전원단(Vs)에서 접지전원단으로 전류가 흐르지 아니한다.When the first and second output voltages V OUT1 and V OUT2 are low, the PMOS transistor 1310 of the output driver 1300 is on, and the NMOS transistor 1320 is off. ) And the first and second output voltages V OUT1 and V OUT2 are high, the PMOS transistor 1310 of the output driver 1300 is turned off, and the NMOS transistor 1320 is turned on. It becomes a state. In either case, since one of the PMOS transistor 1310 and the NMOS transistor 1320 is in an off state, no current flows from the voltage power supply terminal Vs to the ground power supply terminal.
제 1 및 제 2 출력 전압(VOUT1,VOUT2)이 저에서 고로 변화하는 기간(2100) 및 고에서 저로 변화하는 기간(2200)에는 출력 구동기(1300)의 PMOS 트랜지스터(1310) 및 NMOS 트랜지스터(1320) 모두에 전류가 흐를 수 있는 시간이 존재하며 이 기간에는 상대적으로 많은 전류가 전압전원단(Vs)에서 접지전원단으로 흐르게 된다. 또한 만일 제 1 출력 전압(VOUT1)에 점선(2300)과 같이 지연되는 스큐(skew)가 발생한 경우에는, 제 1 출력 전압(VOUT1)은 저이고, 제 2 출력 전압(VOUT2)은 고인 기간(2400)에, 출력 구동기(1300)의 PMOS 트랜지스터(1310) 및 NMOS 트랜지스터(1320) 모두가 온 상태가 되어 전압전원단(Vs)에서 접지전원단으로 막대한 전류가 흐르게 된다. 같은 방식으로, 제 2 출력 전압(VOUT2)에 점선(2500)과 같이 지연되는 스큐가 발생한 경우에도, 제 1 출력 전압(VOUT1)은 저이고, 제 2 출력 전압(VOUT2)은 고인 기간(2600)에, 전압전원단(Vs)에서 접지전원단으로 막대한 전류가 흐르게 된다. 스큐는 제 1 및 제 2 입력(IN1,IN2)간의 시간 차, 또는 제 1 및 제 2 선행 구동기(1100,1200)의 비대칭성 등의 원인에 의하여 발생할 수 있다.In the period 2100 in which the first and second output voltages V OUT1 and V OUT2 change from low to high and in the period 2200 from high to low, the PMOS transistor 1310 and the NMOS transistor (of the output driver 1300) In 1320, there is a time for current to flow, and in this period, a relatively large amount of current flows from the voltage power supply terminal Vs to the ground power supply terminal. Also, If the first output voltage skew (skew) is delayed as shown in the dotted line 2300 in (V OUT1) has occurred, the first output voltage (V OUT1) is low and the second output voltages (V OUT2) is deceased In the period 2400, both the PMOS transistor 1310 and the NMOS transistor 1320 of the output driver 1300 are turned on so that a huge current flows from the voltage power supply terminal Vs to the ground power supply terminal. In the same way, the second output voltage, even if a skew is delayed as shown in the dotted line (2500) to (V OUT2) has occurred, the first output voltage (V OUT1) is low and the second output voltages (V OUT2) is deceased period In 2600, a huge current flows from the voltage power supply terminal Vs to the ground power supply terminal. The skew may be caused by a time difference between the first and second inputs IN1 and IN2 or asymmetry of the first and second preceding drivers 1100 and 1200.
이와 같이 출력 구동기(1300)의 PMOS 트랜지스터(1310) 및 NMOS 트랜지스터(1320) 모두 온 상태가 된 경우에는, 전압전원단(Vs)에서 접지전원단으로 막대한 전류가 흐르게 되어 큰 전력 손실이 발생한다는 문제점이 있다. 특히 제 1 및 제 2 출력(OUT1,OUT2) 사이에 스큐가 발생하는 경우에는 그 문제점이 더욱 심각하다. As described above, when both the PMOS transistor 1310 and the NMOS transistor 1320 of the output driver 1300 are turned on, a large power loss occurs due to a large current flowing from the voltage power supply terminal Vs to the ground power supply terminal. There is this. In particular, when skew occurs between the first and second outputs OUT1 and OUT2, the problem is more serious.
상기한 문제점을 해결하기 위한 종래 기술에는 금속 선택(metal option) 방법이 있다. 이하 도 3을 참조하여 금속 선택 방법을 설명하겠다. There is a metal option method in the prior art to solve the above problems. Hereinafter, a metal selection method will be described with reference to FIG. 3.
도 3에서, 구동기는 도 1에 표현된 구동기와 동일한 방법에 의하여 제작된다. 그 후에 측정 장비를 사용하여 스큐 특성을 측정한다. 만일 제 1 출력(OUT1)이 제 2 출력(OUT2)에 비하여 지연되는 경우에는, 추가적인 금속 공정을 진행하여 제 2 선행 구동기(3200)의 f단자와 d단자 사이의 연결을 끊고 f단자와 e단자 사이에 연결을 형성함으로써, 제 2 PMOS 트랜지스터(3210)의 드레인과 제 2 출력단(OUT2) 사이에 저항(3230)을 형성시킨다. 그 결과, 제 2 출력 전압(VOUT2)의 상승이 지연되어, 결과적으로 스큐에 의한 단락 전류의 발생을 억제한다. 같은 방식으로, 만일 제 2 출력(OUT2)이 제 1 출력(OUT1)에 비하여 지연되는 경우에는, 제 1 선행 구동기(3100)의 c단자와 a단자 사이의 연결을 끊고 c단자와 b단자 사이에 연결을 형성함으로써, 스큐에 의한 단락 전류의 발생을 억제한다.In FIG. 3, the driver is manufactured by the same method as the driver represented in FIG. The skew characteristics are then measured using measuring equipment. If the first output OUT1 is delayed compared to the second output OUT2, an additional metal process is performed to disconnect the f terminal and the d terminal of the second preceding driver 3200, and the f terminal and the e terminal. By forming a connection therebetween, a resistor 3230 is formed between the drain of the second PMOS transistor 3210 and the second output terminal OUT2. As a result, the rise of the second output voltage V OUT2 is delayed, and as a result, generation of a short circuit current due to skew is suppressed. In the same way, if the second output OUT2 is delayed compared to the first output OUT1, the connection between terminal c and terminal a of the first preceding driver 3100 is disconnected and the terminal c and terminal b are disconnected. By forming the connection, generation of short circuit current due to skew is suppressed.
그러나 이러한 종래의 스큐 제거를 위한 금속 선택 방법은 스큐의 발생 여부를 측정하는 측정 단계를 필요로 하고, 측정 단계 이후에, 추가적인 금속 공정을 필요로 한다. 측정 단계는 웨이퍼 단위로 이루어지며, 측정 장비 사용에 많은 비용이 소모된다는 문제점이 있고, 추가적인 금속 공정은 산화막 형성 공정, 리쏘그라피(lithography) 공정 및 식각 공정 등을 구비하며, 역시 많은 시간과 비용이 소요된다는 문제점이 있다. However, this conventional method of metal selection for skew removal requires a measuring step to determine whether skew has occurred, and after the measuring step, an additional metal process is required. The measurement step is performed on a wafer basis, and there is a problem in that it is expensive to use the measurement equipment. Further metal processes include an oxide film forming process, a lithography process, and an etching process. There is a problem.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는 단락 전류의 발생을 방지하기 위한 스큐를 제어하는 방안을 제공하는데 있다. The present invention has been made to solve the above-described problem, the technical problem to be achieved by the present invention is to provide a method for controlling the skew to prevent the generation of short-circuit current.
또한, 본 발명의 과제는 많은 시간과 비용이 소모되는 금속 선택 방법을 사용하지 아니하고, 추가적인 금속 공정 없이 스큐를 제어할 수 있는 방안을 제공하는데 있다. In addition, an object of the present invention is to provide a way to control the skew without additional metal processing, without using a metal selection method that is time-consuming and expensive.
상기 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제 1 입력을 수신하여 제 1 출력을 출력하는 제 1 선행 구동기, 제 2 입력을 수신하여 제 2 출력을 출력하는 제 2 선행 구동기, 상기 제 1 및 제 2 출력을 수신하여 구동 출력을 출력하는 출력 구동기를 포함하되, 상기 제 1 및 제 2 선행 구동기는 각각 제어 신호에 따라 저항 또는 단락으로 동작하는 스큐 제어 회로를 포함하는 구동기를 제공한다.As a technical means for achieving the above technical problem, the first aspect of the present invention is a first preceding driver for receiving a first input and outputting a first output, the second preceding to receive a second input and output a second output A driver, an output driver for receiving the first and second outputs and outputting a drive output, wherein the first and second preceding drivers each comprise a skew control circuit operating in resistance or short circuit in accordance with a control signal. To provide.
본 발명의 제 2 측면은 제 1 제어 신호에 의하여 제어되는 제 1 스큐 제어 회로를 구비하는 제 1 선행 구동기, 제 2 제어 신호에 의하여 제어되는 제 2 스큐 제어 회로를 구비하는 제 2 선행 구동기 및 출력 구동기를 구비한 구동기의 제어 신호를 설정하는 방법에 있어서, 제 1 선행 구동기의 출력이 제 2 선행 구동기의 출력에 비하여 지연되는 경우에는 제 1 스큐 제어 회로가 단락으로 동작하도록 제 1 제어 신호를 설정하고 제 2 스큐 제어 회로가 저항으로 동작하게끔 제 2 제어 신호를 설정하며, 제 2 선행 구동기의 출력이 제 1 선행 구동기의 출력에 비하여 지연되는 경우에는 제 1 스큐 제어 회로가 저항으로 동작하도록 제 1 제어 신호를 설정하고 제 2 스큐 제어 회로가 단락으로 동작하게끔 제 2 제어 신호를 설정하며, 제 1 및 제 2 선행 구동기의 출력이 동기화된 경우에는 제 1 및 제 2 스큐 제어 회로가 단락으로 동작하도록 제 1 및 제 2 제어 신호를 설정하는 단계를 구비한 스큐 제어 회로를 포함하는 구동기의 제어 신호 설정 방법을 제공한다. A second aspect of the invention provides a first preceding driver having a first skew control circuit controlled by a first control signal, a second preceding driver having a second skew control circuit controlled by a second control signal and an output. A method of setting a control signal of a driver having a driver, wherein the first control signal is set such that the first skew control circuit operates in a short circuit when the output of the first preceding driver is delayed compared to the output of the second preceding driver. And set the second control signal to cause the second skew control circuit to operate as a resistor, and if the output of the second preceding driver is delayed relative to the output of the first preceding driver, the first skew control circuit to operate as a resistor. Set the control signal and set the second control signal so that the second skew control circuit operates in a short circuit, and the outputs of the first and second preceding drivers move. In the case of vaporization, a control signal setting method of a driver including a skew control circuit having a step of setting the first and second control signals such that the first and second skew control circuits operate in a short circuit.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어 지는 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention may be modified in various forms, and the scope of the present invention should not be interpreted as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art.
이하 도 4를 참조하여 본 발명의 제 1 실시예에 따른 구동기의 구조 및 기능을 설명한다. Hereinafter, the structure and function of the driver according to the first embodiment of the present invention will be described with reference to FIG. 4.
도 4에서 출력 구동기는 제 1 선행 구동기(pre-driver)(4100), 제 2 선행 구동기(4200) 및 출력 구동기(4300)를 구비한다.In FIG. 4, the output driver includes a first pre-driver 4100, a second pre-driver 4200, and an output driver 4300.
제 1 선행 구동기(4100)는 제 1 PMOS 트랜지스터(4110), 제 1 NMOS 트랜지스터(4120) 및 제 1 스큐 제어 회로(skew control circuit)(4130)를 구비한다. 제 1 PMOS 트랜지스터(4110)의 게이트(gate), 소스(source) 및 드레인(drain)은 각각 제 1 입력단(IN1), 전압전원단(Vs) 및 제 1 출력단(OUT1)에 접속된다. 제 1 NMOS 트랜지스터(4120)의 게이트, 소스 및 드레인은 각각 제 1 입력단(IN1), 접지전원단 및 제 1 스큐 제어 회로(4130)의 한 단자에 접속된다. 제 1 스큐 제어 회로(4130)는 제 1 제어 신호단(CTRL1), 제 1 출력단(OUT1) 및 제 1 NMOS 트랜지스터(4120)의 드레인에 접속된다. The first preceding driver 4100 includes a first PMOS transistor 4110, a first NMOS transistor 4120, and a first skew control circuit 4130. A gate, a source, and a drain of the first PMOS transistor 4110 are connected to the first input terminal IN1, the voltage power supply terminal Vs, and the first output terminal OUT1, respectively. The gate, source, and drain of the first NMOS transistor 4120 are connected to a first input terminal IN1, a ground power supply terminal, and one terminal of the first skew control circuit 4130, respectively. The first skew control circuit 4130 is connected to the drain of the first control signal terminal CTRL1, the first output terminal OUT1, and the first NMOS transistor 4120.
제 2 선행 구동기(4200)는 제 2 PMOS 트랜지스터(4210), 제 2 NMOS 트랜지스터(4220) 및 제 2 스큐 제어 회로(4230)를 구비한다. 제 2 PMOS 트랜지스터(4210)의 게이트, 소스 및 드레인은 각각 제 2 입력단(IN2), 전압전원단(Vs) 및 제 2 스큐 제어 회로(4230)의 한 단자에 접속된다. 제 2 NMOS 트랜지스터(4220)의 게이트, 소스 및 드레인은 각각 제 2 입력단(IN2), 접지전원단 및 제 2 출력단(OUT2)에 접속된다. 제 2 스큐 제어 회로(4230)는 제 2 제어 신호단(CTRL2), 제 2 PMOS 트랜지스터(4210)의 드레인 및 제 2 출력단(OUT2)에 접속된다. The second preceding driver 4200 includes a second PMOS transistor 4210, a second NMOS transistor 4220, and a second skew control circuit 4230. The gate, source, and drain of the second PMOS transistor 4210 are connected to one terminal of the second input terminal IN2, the voltage power supply terminal Vs, and the second skew control circuit 4230, respectively. The gate, the source, and the drain of the second NMOS transistor 4220 are connected to the second input terminal IN2, the ground power supply terminal, and the second output terminal OUT2, respectively. The second skew control circuit 4230 is connected to the second control signal terminal CTRL2, the drain of the second PMOS transistor 4210, and the second output terminal OUT2.
출력 구동기(4300)는 제 3 PMOS 트랜지스터(4310) 및 제 3 NMOS 트랜지스터(4320)을 구비한다. 제 3 PMOS 트랜지스터(4310)의 게이트, 소스 및 드레인은 각각 제 1 출력단(OUT1), 전압전원단(Vs) 및 구동 출력단(OUT)에 접속된다. 제 2 NMOS 트랜지스터(4320)의 게이트, 소스 및 드레인은 각각 제 2 출력단(OUT2), 접지전원단 및 구동 출력단(OUT)에 접속된다. The output driver 4300 includes a third PMOS transistor 4310 and a third NMOS transistor 4320. The gate, source, and drain of the third PMOS transistor 4310 are connected to the first output terminal OUT1, the voltage power supply terminal Vs, and the driving output terminal OUT, respectively. The gate, source, and drain of the second NMOS transistor 4320 are connected to the second output terminal OUT2, the ground power supply terminal, and the driving output terminal OUT, respectively.
스큐 제어 회로(4130,4230)는 제 1 및 제 2 출력(OUT1,OUT2)의 스큐를 제어하기 위하여, 제어 신호(CTRl1,CTRL2)에 따라 제 1 NMOS 트랜지스터(4120) 및 제 2 PMOS 트랜지스터(4210)의 드레인과 제 1 및 제 2 출력단(OUT1,OUT2) 사이에 단락을 형성하거나 저항을 형성하도록 만든다. 만일 드레인과 출력단(OUT1,OUT2) 사이에 단락이 형성되도록 제어 신호(CTRL1,CTRL2)가 제공된 경우에는, 도 1에 표현된 종래의 구동기와 동일하여 스큐가 제어됨이 없이 구동하는 기능을 수행한다. 만일 제 1 스큐 제어 회로(4130)가 저항을 가지도록 제어 신호(CTRL1)가 제공된 경우에는, 제 1 출력 전압(VOUT1)의 하강에 지연이 발생하며, 만일 제 2 스큐 제어 회로(4230)가 저항을 가지도록 제어 신호(CTRL2)가 제공된 경우에는, 제 2 출력 전압(VOUT2)의 상승에 지연이 발생한다.The skew control circuits 4130 and 4230 may control the skew of the first and second outputs OUT1 and OUT2 so that the first NMOS transistor 4120 and the second PMOS transistor 4210 according to the control signals CTR1 and CTRL2 may be used. A short circuit or a resistance is formed between the drain of the C1) and the first and second output terminals OUT1 and OUT2. If the control signals CTRL1 and CTRL2 are provided such that a short circuit is formed between the drain and the output terminals OUT1 and OUT2, the same function as the conventional driver shown in FIG. 1 performs a function of driving without skew control. . If the control signal CTRL1 is provided such that the first skew control circuit 4130 has a resistance, a delay occurs in the falling of the first output voltage V OUT1 , and if the second skew control circuit 4230 is When the control signal CTRL2 is provided to have a resistance, a delay occurs in the rise of the second output voltage V OUT2 .
상기 제 1 스큐 제어 회로(4130)를 제 1 NMOS 트랜지스터(4120)의 소스와 접지전원단 사이에 위치시키고, 제 2 스큐 제어 회로(4230)를 제 2 PMOS 트랜지스터(4210)와 전압전원단(Vs) 사이에 위치시킨 구동기도 상기한 바와 동일하게 동작할 것임을 쉽게 알 수 있다. The first skew control circuit 4130 is positioned between the source of the first NMOS transistor 4120 and the ground power supply terminal, and the second skew control circuit 4230 is positioned between the second PMOS transistor 4210 and the voltage power supply terminal Vs. It can be easily seen that the driver positioned between the) will operate as described above.
이하 도 4 및 도 5를 참조하여 본 발명의 제 1 실시예에 따른 구동기의 동작을 설명한다. Hereinafter, the operation of the driver according to the first embodiment of the present invention will be described with reference to FIGS. 4 and 5.
도 5는 제1 입력(IN1)이 제 2 입력(IN2)에 비하여 지연되는 스큐가 발생한 경우이다. 이 경우에는, 제 1 출력 전압(VOUT1)이 저가 되어 제 3 PMOS 트랜지스터(4310)가 온 상태가 되고, 동시에 제 2 출력 전압(VOUT2)이 고가 되어 제 3 NMOS 트랜지스터(4320)가 온 상태가 되는 기간(5100)이 발생한다. 이 기간에는 전압전원단(Vs)에서 접지전원단으로 막대한 단락 전류가 흐르게 된다. 이를 방지하기 위하여, 제 1 스큐 제어 회로(4230)가 저항으로 동작하게끔 제 2 제어신호(CTRL2)를 선택하여, RC 시간 상수를 증가시킨다. 그 결과, 점선(5200)과 같이 제 2 출력 전압(VOUT2)의 상승 시간이 지연되어, 제 3 PMOS 트랜지스터(4310) 및 제 3 NMOS 트랜지스터(4320)가 동시에 온 상태가 되는 것을 방지된다.FIG. 5 illustrates a case where a skew in which the first input IN1 is delayed compared to the second input IN2 occurs. In this case, the first output voltage V OUT1 is low and the third PMOS transistor 4310 is turned on. At the same time, the second output voltage V OUT2 is turned high and the third NMOS transistor 4320 is turned on. A period 5100 is generated. In this period, a huge short circuit current flows from the voltage power supply terminal Vs to the ground power supply terminal. To prevent this, the second control signal CTRL2 is selected to cause the first skew control circuit 4230 to operate as a resistor, thereby increasing the RC time constant. As a result, the rising time of the second output voltage V OUT2 is delayed as in the dotted line 5200, thereby preventing the third PMOS transistor 4310 and the third NMOS transistor 4320 from being turned on at the same time.
제 2 입력(IN2)이 제 1 입력(IN1)에 비하여 지연되는 스큐가 발생한 경우의 동작은 상기한 설명으로부터 용이하게 파악할 수 있으므로, 설명의 편의를 위하여 생략한다. Since the operation in the case where a skew in which the second input IN2 is delayed compared to the first input IN1 occurs can be easily understood from the above description, it is omitted for convenience of description.
이하, 도 6을 참조하여 본 발명의 제 1 실시예에 따른 스큐 제어 회로를 설명한다. 스큐 제어회로는 저항(6100) 및 스위치(6200)을 구비한다. 스위치(6200)는 제어 신호(CTRL)에 따라, 저항(6100)의 한 단자와 제 1 단자(T1)중 어느 하나와 제 2 단자(T2)를 연결하는 기능을 수행한다. 스위치(6200)는 일례로 제 1 패스 트랜지스터(pass transistor)(6210), 제 2 패스 트랜지스터(6220) 및 인버터(6230)을 구비한다. 인버터(6230)는 제어 신호(CTRL)을 역전시킨다. 제 1 패스 트랜지스터(6210)의 PMOS 게이트는 제어 신호(CTRL)에, NMOS 게이트는 인버터(6230)의 출력에, 나머지 두 단자는 제 1 단자(T1) 및 제 2 단자(T2)에 연결된다. 제 2 패스 트랜지스터(6220)의 PMOS 게이트는 인버터(6230)의 출력에, NMOS 게이트는 제어 신호(CTRL)에, 나머지 두 단자는 저항(6100) 및 제 2 단자(T2)에 연결된다. 스위치(6200)가 이와 같이 구성된 경우에는 CTRL이 저인 경우에는 제 1 단자(T1)와 제 2 단자(T2) 사이에 단락이 형성되고, 고인 경우에는 저항이 형성된다. 즉, 스큐 제어 회로는 CTRL이 저인 경우에는 단락으로 동작하고, 고인 경우에는 저항으로 동작한다. Hereinafter, the skew control circuit according to the first embodiment of the present invention will be described with reference to FIG. 6. The skew control circuit includes a resistor 6100 and a switch 6200. The switch 6200 performs a function of connecting one terminal of the resistor 6100, one of the first terminals T1, and the second terminal T2 according to the control signal CTRL. The switch 6200 includes, for example, a first pass transistor 6210, a second pass transistor 6220, and an inverter 6230. The inverter 6230 reverses the control signal CTRL. The PMOS gate of the first pass transistor 6210 is connected to the control signal CTRL, the NMOS gate to the output of the inverter 6230, and the other two terminals are connected to the first terminal T1 and the second terminal T2. The PMOS gate of the second pass transistor 6220 is connected to the output of the inverter 6230, the NMOS gate is connected to the control signal CTRL, and the other two terminals are connected to the resistor 6100 and the second terminal T2. When the switch 6200 is configured in this manner, when the CTRL is low, a short circuit is formed between the first terminal T1 and the second terminal T2, and when the switch 6200 is high, a resistance is formed. That is, the skew control circuit operates as a short circuit when CTRL is low and as a resistor when high.
이하 도 4, 도 7 내지 13을 참조하여, 본 발명의 1 실시예에 의한 구동기의 스큐 제어 회로의 제어 신호(CTRL1, CTRL2)를 선택하는 방법을 설명한다. Hereinafter, a method of selecting control signals CTRL1 and CTRL2 of a skew control circuit of a driver according to an embodiment of the present invention will be described with reference to FIGS. 4 and 7 to 13.
도 7은 단일 단계로 이루어진 스큐 제어 회로의 제어 신호(CTRL1, CTRL2)를 설정하는 방법이다. 이 단계에서, 제 1 출력(OUT1)이 제 2 출력(OUT2)에 비하여 지연되는 경우에는, 제 1 스큐 제어 회로(4130)가 단락으로 동작하게끔 제 1 제어 신호(CTRL1)를, 제 2 스큐 제어 회로(4230)가 저항으로 동작하게끔 제 2 제어 신호(CTRL2)를 설정하고, 제 2 출력(OUT2)이 제 1 출력(OUT1)에 비하여 지연되는 경우에는, 제 1 스큐 제어 회로(4130)가 저항으로 동작하게끔 제 1 제어 신호(CTRL1)를, 제 2 스큐 제어 회로(4230)가 단락으로 동작하게끔 제 2 제어 신호(CTRL2)를 설정하고, 상기 어느 경우도 아닌 경우에는, 제 1 및 제 2 스큐 제어 회로(4130,4230)가 단락으로 동작하게끔 제 1 및 제 2 제어 신호(CTRL1,CTRL2)를 설정한다. 7 is a method for setting the control signals CTRL1 and CTRL2 of a single step skew control circuit. In this step, when the first output OUT1 is delayed compared to the second output OUT2, the second skew control causes the first control signal CTRL1 to operate in a short circuit. When the second control signal CTRL2 is set to cause the circuit 4230 to operate as a resistor, and the second output OUT2 is delayed relative to the first output OUT1, the first skew control circuit 4130 is a resistor. The second control signal CTRL2 is set to operate the first control signal CTRL1 so that the second skew control circuit 4230 operates in a short circuit, and the first and second skews are not used in any of the above cases. The first and second control signals CTRL1 and CTRL2 are set to cause the control circuits 4130 and 4230 to operate in a short circuit.
상기한 단계는 도 8 내지 13과 같이 부단계를 구비할 수 있다. 도 8은 제 1 및 제 2 스큐 제어 회로(4130,4230)가 단락으로 동작하게끔 제 1 및 제 2 제어 신호(CTRL1,CTRL2)를 설정하는 제 1 부단계, 출력 구동기(4300)에 단락 전류가 발생하는지 여부를 판단하여 단락 전류가 발생치 않는 경우에는 설정을 종료하고, 단락 전류가 발생하는 경우에는 다음 부단계로 넘어가는 제 2 부단계, 제 1 스큐 제어 회로(4130)가 단락으로 동작하게끔 제 1 제어 신호(CTRL1)를, 제 2 스큐 제어 회로(4230)가 저항으로 동작하게끔 제 2 제어 신호(CTRL2)를 설정 하는 제 3 부단계, 출력 구동기(4300)에 단락 전류가 발생하는지 여부를 판단하여 단락 전류가 발생치 않는 경우에는 설정을 종료하고, 단락 전류가 발생하는 경우에는 다음 부단계로 넘어가는 제 4 부단계, 및 제 1 스큐 제어 회로(4130)가 저항으로 동작하게끔 제 1 제어 신호(CTRL1)를, 제 2 스큐 제어 회로(4230)가 단락으로 동작하게끔 제 2 제어 신호(CTRL2)를 설정 하는 제 5 부단계를 구비한다. 이와 같은 부단계로 구성하면, 별도로 제 1 출력(OUT1) 및 제 2 출력(OUT2)을 계측기로 측정하지 아니하고도, 간단하게 제어 신호(CTRL1,CTRL2)를 설정하는 단계를 구성할 수 있다는 장점이 있다. The above step may have a substep as shown in FIGS. 8 to 13. FIG. 8 illustrates a first substep of setting the first and second control signals CTRL1 and CTRL2 such that the first and second skew control circuits 4130 and 4230 operate in a short circuit. If the short circuit current does not occur, the setting is terminated. If the short circuit current occurs, the second substep, the first skew control circuit 4130, which proceeds to the next substep, operates in a short circuit. The third sub-step of setting the second control signal CTRL2 to cause the first control signal CTRL1 to operate the second skew control circuit 4230 as a resistor, and whether or not a short circuit current occurs in the output driver 4300. If the short-circuit current does not occur by judging, the setting is terminated, and if the short-circuit current occurs, the fourth sub-step, which proceeds to the next sub-step, and the first control such that the first skew control circuit 4130 operates as a resistor. Second skew control of signal CTRL1 And in (4230) it is provided with a fifth sub-step that the short-circuit operation hagekkeum set the second control signal (CTRL2). With this substep, the advantage of being able to simply set the control signals CTRL1 and CTRL2 without measuring the first output OUT1 and the second output OUT2 separately with a measuring instrument is advantageous. have.
도 9 내지 13에 표현된 부단계는 도 8에서 제 1 내지 제 2 제어 신호(CTRL1,CTRL2)의 설정만을 바꾼 것이므로, 상기한 설명으로부터 용이하게 파악할 수 있으므로, 설명의 편의를 위하여 생략한다.Since the sub-steps shown in FIGS. 9 to 13 only change the settings of the first to second control signals CTRL1 and CTRL2 in FIG. 8, it can be easily understood from the above description, and thus will be omitted for convenience of description.
본 발명의 변형예에 따르면, NMOS 트랜지스터로 구현된 드라이버 및 BJT(bipolar junction transistor)로 구현된 드라이버에도 본 발명의 사상을 그대로 적용하는 것이 가능하다. According to a modification of the present invention, it is possible to apply the idea of the present invention to a driver implemented as an NMOS transistor and a driver implemented as a bipolar junction transistor (BJT).
본 발명에 의한 구동기는 스큐를 제어하기 위하여, 측정 단계 및 추가적인 금속 공정을 요구하는 금속 선택 방법을 사용하지 아니하고, 스큐 제어회로를 이용함으로써, 측정 단계 및 추가적인 금속 공정에서 소모되는 많은 시간과 비용을 절감할 수 있다는 효과가 있다.In order to control the skew, the driver according to the present invention does not use a metal selection method that requires a measuring step and an additional metal process, and uses a skew control circuit, thereby saving a lot of time and money spent in the measuring step and the additional metal process. There is an effect that can be saved.
또한 본 발명에 의한 스큐 제어 회로의 설정 방법에 의하는 경우, 구동기의 스큐 제어 신호를 설정할 수 있을 뿐 아니라, 제 1 및 제 2 출력 신호를 계측기로 측정하지 아니하고도 간단하게 스큐 제어 신호를 설정할 수 있다는 효과가 있다.In addition, according to the method of setting the skew control circuit according to the present invention, not only the skew control signal of the driver can be set, but also the skew control signal can be easily set without measuring the first and second output signals with a measuring instrument. There is an effect.
도 1은 종래기술에 의한 구동기의 회로도이다.1 is a circuit diagram of a driver according to the prior art.
도 2는 종래기술에 의한 구동기에서 단락 전류가 발생하는 원리를 설명하기 위한 도면이다.2 is a view for explaining the principle that the short-circuit current is generated in the driver according to the prior art.
도 3은 종래 기술에 의한 단락 전류를 제거하기 위한 방법을 설명하기 위한 도면이다.3 is a view for explaining a method for removing a short circuit current according to the prior art.
도 4는 본 발명의 제 1 실시예에 의한 구동기의 회로도이다.4 is a circuit diagram of a driver according to a first embodiment of the present invention.
도 5는 본 발명의 제 1 실시예에 따른 구동기의 동작을 설명하기 위한 도면이다. 5 is a view for explaining the operation of the driver according to the first embodiment of the present invention.
도 6은 본 발명의 제 1 실시예에 의한 스큐 제어 회로의 회로도이다. 6 is a circuit diagram of the skew control circuit according to the first embodiment of the present invention.
도 7 내지 13은 본 발명의 제 1 실시예에 의한 구동기의 제어 신호를 설정하는 방법을 나타내는 흐름도이다. 7 to 13 are flowcharts showing a method for setting a control signal of a driver according to the first embodiment of the present invention.
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