KR20050055125A - Method for fabricating mosfet - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
건식식각 후에 게이트전극의 형상이 그대로 유지될 수 있는 모스트랜지스터의 제조방법이 제공된다. 이 모스트랜지스터의 제조방법은 게이트전극 위에 도펀트공급층을 형성하여 이 도펀트공급층 내에 도펀트를 이온주입한 후, 열처리공정을 수행하여 도펀트가 게이트전극으로 확산하게 한다.There is provided a method of manufacturing a MOS transistor which can maintain the shape of a gate electrode after dry etching. In the method of manufacturing the MOS transistor, a dopant supply layer is formed on the gate electrode to ion implant the dopant into the dopant supply layer, and then a heat treatment is performed to diffuse the dopant into the gate electrode.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 게이트전극의 윤곽의 형태를 개선한 모스트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a morph transistor having an improved shape of a contour of a gate electrode.
반도체의 고집적화가 진행됨에 따라 집적회로를 구성하는 모스트랜지스터의 크기도 줄어들고 있다. 그런데, 모스트랜지스터의 채널 길이가 감소함에 따라 트랜지스터의 특성을 심각하게 열화시키는 단채널 효과(Short Channel Effect, SCE)가 발생한다. 단채널 효과는 드레인 유기장벽 감소(Drain Induced Barrier Lowering, DIBL), 펀치쓰루(punch through), 핫 캐리어(hot carrier) 효과 등에 기인하여 발생한다.As the integration of semiconductors increases, the size of the MOS transistor constituting the integrated circuit is also decreasing. However, as the channel length of the MOS transistor decreases, a short channel effect (SCE) that seriously degrades the characteristics of the transistor occurs. Short channel effects occur due to drain induced barrier lowering (DIBL), punch through, hot carrier effects, and the like.
핫 캐리어 효과는 소오스 및 드레인 사이의 간격이 줄어듬에 따라 소오스로부터 방출된 전자가 드레인 접합의 가장자리 근처의 높은 전기장에 의해 급격하게 가속되어 발생되는 핫 캐리어(hot carrier)에 의해 디바이스 특성이 열화되는 현상이다. 따라서 핫 캐리어에 의한 모스 트랜지스터의 열화를 개선하기 위하여 저도핑 드레인(Lightly Doped Drain, 이하 LDD) 구조가 널리 사용되고 있다.The hot carrier effect is a phenomenon in which device characteristics are degraded by hot carriers, in which electrons emitted from a source are rapidly accelerated by a high electric field near the edge of the drain junction as the gap between the source and the drain decreases. to be. Therefore, a lightly doped drain (LDD) structure is widely used to improve deterioration of MOS transistors due to hot carriers.
또한, 반도체 소자의 고속 고집적화가 진행됨에 따라 낮은 저항(Low resistance)과 높은 전류(High current)의 소자개발의 필요성이 발생하였다. 특히 게이트전극을 구성하는 폴리 실리콘(poly silicon)의 경우 다결정질(poly crystalline)로 이루어져 있으므로 저항이 크기 때문에 이를 개선하기 위해 많은 연구가 진행되고 있다.In addition, as the high-speed integration of semiconductor devices proceeds, there is a need for the development of devices having low resistance and high current. In particular, since the polysilicon constituting the gate electrode is made of polycrystalline, many studies have been conducted to improve the resistance because the resistance is large.
그 중에서 게이트전극의 저항을 줄이는 방법으로서 현재 실용적으로 가장 많이 사용되고 있는 방법은 폴리 실리콘에 도펀트를 주입하는 방법과 소오스/드레인 영역과 폴리 실리콘으로 구성된 게이트전극 위에 샐리사이드(Self-aligned silicide, salicide)를 형성하여 자체 저항을 낮추는 방법이 있다. 따라서, 폴리 실리콘의 게이트전극에 고농도의 n형 또는 p형 도펀트를 이온주입(Ion implantation)하는 경우 저항이 낮고 전류가 많이 흐를 수 있는 소자를 구현할 수 있다.Among them, the most commonly used method of reducing the resistance of the gate electrode is a method of injecting dopant into polysilicon, and a salicide (self-aligned silicide, salicide) on a gate electrode composed of source / drain regions and polysilicon. There is a way to lower the self-resistance by forming a. Therefore, when ion implantation of a high concentration of n-type or p-type dopant into the gate electrode of polysilicon, a device having low resistance and a large current can be implemented.
여기서, 폴리 실리콘의 게이트전극에 고농도의 도펀트를 이온주입한 후에 게이트전극의 패턴을 형성하기 위해 건식식각을 하는 공정이 수반된다. 도펀트가 이온주입된 폴리실리콘의 게이트전극의 경우 이러한 건식식각을 수행할 때 게이트전극이 호리병모양 또는 비정상적인 형상으로 형성되는 경우가 발생한다. 이러한 문제는 폴리 실리콘에 이온주입된 도펀트의 양에 따라 건식식각되는 양의 차이가 발생하기 때문이다.Here, a process of performing dry etching to form a pattern of the gate electrode after ion implantation of a high concentration of dopant into the gate electrode of polysilicon is involved. In the case of a gate electrode of polysilicon implanted with a dopant, a gate electrode may be formed in a bottle shape or an abnormal shape when performing such dry etching. This problem is caused by the difference in the amount of dry etching according to the amount of the dopant implanted into the polysilicon.
후속공정에서 비정상적인 형상을 가진 게이트전극에 샐리사이드를 형성하는 경우 보이드(void)가 형성되어 저항이 증가하거나 게이트전극의 패턴이 끊어져 단락 또는 단선이 발생한다.In the subsequent process, when salicide is formed on a gate electrode having an abnormal shape, a void is formed to increase resistance or the pattern of the gate electrode is broken, thereby causing short circuit or disconnection.
이러한 문제를 해결하기 위해, 폴리 실리콘에 고농도의 도펀트를 이온주입한 후에 열처리(annealing)를 수행한다.In order to solve this problem, annealing is performed after ion implantation of a high concentration of dopant in polysilicon.
도 1의 (a) 내지 (d)는 종래의 게이트전극 열처리에 따른 게이트전극의 형상을 도시한 것이다. 도 1의 (a) 내지 (d)는 대표적으로 n형 모스트랜지스터에서 n형 도펀트인 인(P)을 경사각 7°로 이온주입을 한 경우이다. 이때, n형 도펀트의 농도는 약 5×1015 atoms/cm2 이다.1 (a) to (d) show the shape of a gate electrode according to a conventional gate electrode heat treatment. (A) to (d) of FIG. 1 is a case where ion implantation of phosphorus (P), which is an n-type dopant, is typically performed at an inclination angle of 7 ° in an n-type morph transistor. At this time, the concentration of the n-type dopant is about 5x10 15 atoms / cm 2 .
도 1의 (a)는 게이트전극을 850 ℃에서 30초 동안 열처리한 경우 게이트전극의 형상을 도시한 것이다. FIG. 1A illustrates the shape of a gate electrode when the gate electrode is heat-treated at 850 ° C. for 30 seconds.
도 1의 (b)는 게이트전극을 900 ℃에서 60초 동안 열처리한 경우 게이트전극의 형상을 도시한 것이다.Figure 1 (b) shows the shape of the gate electrode when the gate electrode is heat-treated at 900 ℃ for 60 seconds.
도 1의 (c)는 게이트전극을 1000 ℃에서 30초 동안 열처리한 경우 게이트전극의 형상을 도시한 것이다.FIG. 1C illustrates the shape of the gate electrode when the gate electrode is heat-treated at 1000 ° C. for 30 seconds.
도 1의 (d)는 게이트전극을 1000 ℃에서 30분 동안 열처리한 경우 게이트전극의 형상을 도시한 것이다.FIG. 1D illustrates the shape of the gate electrode when the gate electrode is heat-treated at 1000 ° C. for 30 minutes.
도 1의 (a) 내지 (d)에 도시된 바와 같이, 도펀트가 이온주입된 폴리 실리콘의 게이트전극을 형성하는 경우 게이트전극이 비정상적으로 형성되고, 이러한 게이트전극을 열처리하여 그 특성을 개선하는데, 열처리 시간과 온도가 증가함에 따라 게이트전극의 형상이 더욱 개선되는 것을 알 수 있다. 하지만, 이와 같이 높은 온도에서 긴 시간동안 열처리를 수행하면 공정진행이 어려움이 발생한다.As shown in (a) to (d) of FIG. 1, when the dopant forms a gate electrode of ion implanted polysilicon, the gate electrode is abnormally formed, and the gate electrode is heat-treated to improve its characteristics. It can be seen that as the heat treatment time and temperature increase, the shape of the gate electrode is further improved. However, if the heat treatment is performed for a long time at such a high temperature, the process progress is difficult.
본 발명이 이루고자 하는 기술적 과제는, 게이트전극의 형상을 최적화하면서 열처리 공정을 최소화할 수 있는 모스트랜지스터의 제조방법을 제공하고자 하는 것이다.An object of the present invention is to provide a method of manufacturing a MOS transistor that can minimize the heat treatment process while optimizing the shape of the gate electrode.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 모스트랜지스터의 제조방법은, 반도체 기판의 활성화 영역에 게이트절연막과, 게이트전극과, 도펀트공급층을 순차적으로 형성하는 단계와, 상기 게이트전극을 사이에 두고 상기 반도체 기판 내에 저농도의 제1 소오스/드레인 영역을 형성하는 단계와, 상기 게이트전극의 측면에 절연막 재질의 스페이서를 형성하는 단계와, 상기 게이트전극과 스페이서를 사이에 두고 상기 반도체 기판 내에 고농도의 제2 소오스/드레인 영역을 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a MOS transistor according to an embodiment of the present invention includes sequentially forming a gate insulating film, a gate electrode, and a dopant supply layer in an active region of a semiconductor substrate. Forming a low concentration first source / drain region within the semiconductor substrate, forming a spacer of an insulating material on the side of the gate electrode, and interposing the gate electrode and the spacer between the semiconductor substrate; Forming a high concentration of second source / drain regions within.
여기서, 상기 도펀트공급층 내에 도펀트를 이온주입하는 것이 바람직하다.Here, it is preferable to ion implant a dopant into the dopant supply layer.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알여주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention, and methods of achieving the same will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully appreciate the scope of the invention to those skilled in the art, and the invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.
본원에서 사용되는 모스트랜지스터는 n형 모스트랜지스터 또는 p형 모스트랜지스터 모두 적용이 가능하다. 다만, 본 발명의 실시예들에서는 설명의 편의를 위하여 n형 모스트랜지스터를 예로 들어 설명한다.As used herein, the morph transistor may be applied to both an n-type morph transistor and a p-type morph transistor. However, embodiments of the present invention will be described by taking an n-type morph transistor as an example for convenience of description.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 모스트랜지스터의 제조방법을 설명하는 단면도들이다.2 to 9 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 반도체 기판(100) 상에 소자분리막(110)을 형성하여 활성화 영역을 정의한다. 이러한 반도체 기판(100)으로는 바람직하게는 실리콘으로 이루어진 실리콘 기판을 사용하며, 소자분리막(110)을 형성하는 방법으로는 국부적 산화에 의한 소자분리 공정(LOCOS)을 진행하여 필드 산화막을 형성하는 방법 또는 얕은 트랜치를 이용한 소자 분리(Shallow Trench Isolation, STI)방법 등이 주로 이용되는 바, 이하 활성화 영역의 정의 방법은 필드 산화막을 형성하는 방법 또는 기타 다른 방법으로 치환하는 것이 가능하므로 예시된 도면 및 이하 설명은 본 발명을 한정하지 않는다.As shown in FIG. 2, an isolation region 110 is formed on the semiconductor substrate 100 to define an activation region. As the semiconductor substrate 100, a silicon substrate made of silicon is preferably used. A method of forming the device isolation layer 110 includes a method of forming a field oxide layer by performing a device isolation process (LOCOS) by local oxidation. Alternatively, a shallow trench isolation (STI) method using a shallow trench is mainly used. Hereinafter, a method of defining an activation region may be replaced by a method of forming a field oxide film or other methods. The description does not limit the invention.
이러한 활성화 영역이 정의된 반도체 기판(100)에 SiO2, SiON, SiN, Si3N4, ZrO2 중 선택된 하나의 물질 또는 이들의 복합으로 이루어진 물질을 증착하여 게이트절연막(120)을 형성하는데, 이러한 게이트절연막(120)은 바람직하게는 10∼100Å의 두께를 가지도록 형성된다. 이러한 게이트절연막(120)은 그 두께가 감소함에 따라 유전상수(k) 값이 높은 물질이 요구되는데, HfO2, Ta2O5, Al2O 3 등의 물질을 사용될 수 있다. 게이트절연막(120)은 산화(oxidation)공정에 의해 형성될 수 있다.The gate insulating layer 120 is formed by depositing a material selected from SiO 2 , SiON, SiN, Si 3 N 4 , ZrO 2 , or a combination thereof on the semiconductor substrate 100 in which the activation region is defined. The gate insulating film 120 is preferably formed to have a thickness of 10 ~ 100Å. As the thickness of the gate insulating layer 120 decreases, a material having a high dielectric constant (k) is required, and materials such as HfO 2 , Ta 2 O 5 , and Al 2 O 3 may be used. The gate insulating film 120 may be formed by an oxidation process.
이어서, 상기 게이트절연막(120)이 형성된 반도체 기판(100)의 활성 영역에 폴리실리콘(poly-Si)이나 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge) 또는 폴리실리콘의 실리사이드(silicide) 중에서 선택된 하나의 물질 또는 이들의 복합으로 이루어진 물질을 사용하여 게이트전극형성용 막(130)을 활성화 영역의 전면에 증착한다. 이러한 게이트전극형성용 막(130)은 예를들어 화학기상증착 (CVD)방법에 의해 약 1500Å 정도의 두께로 증착한다.Subsequently, one selected from polysilicon (poly-Si), silicon-germanium (SiGe), germanium (Ge), or silicide of polysilicon is formed in the active region of the semiconductor substrate 100 on which the gate insulating layer 120 is formed. The gate electrode forming film 130 is deposited on the entire surface of the active region by using a material or a combination of materials. The gate electrode forming film 130 is deposited to a thickness of about 1500 kPa, for example, by chemical vapor deposition (CVD).
이어서, 도 3에 도시된 바와 같이, 이러한 게이트전극형성용 막(130)이 형성된 반도체 기판(100)의 활성 영역에 도펀트공급층(140)을 증착한다. 이러한 도펀트공급층(140)은 SiO2, Si3N4, SiON, PR(Photo resist) 중에서 선택된 하나의 물질 또는 이들의 복합으로 이루어진 물질을 사용하여 화학기상증착방법 등에 의해 증착한다.3, the dopant supply layer 140 is deposited on the active region of the semiconductor substrate 100 on which the gate electrode forming film 130 is formed. The dopant supply layer 140 is deposited using a chemical vapor deposition method using a material selected from SiO 2 , Si 3 N 4 , SiON, and PR (Photo resist), or a combination thereof.
도 4에 도시된 바와 같이, 도펀트공급층(140)을 증착한 후 고농도의 도펀트(150)를 도펀트공급층(140) 내에 이온주입한다. 일반적으로 n형 모스트랜지스터의 경우 약 1014 내지 1015 atoms/cm2 농도의 인(P)에 대해 고전류 이온주입(High current implantation)을 실시하고, p형 모스트랜지스터의 경우 약 1014 내지 1015 atoms/cm2 농도의 붕소(B)에 대해 저에너지 이온주입(Low energy implantation)을 실시한다. 이러한 이온주입에서 이온이 멈추기까지의 평균거리인 투영거리(Rp)가 도펀트공급층(140) 내에 형성될 수 있을 정도로 도펀트공급층(140)의 두께와 이온주입의 에너지 및 농도를 결정한다. 따라서, 도펀트의 종류에 따라 투영거리(Rp)가 달라지므로 도펀트공급층(140)의 두께도 달라진다.As shown in FIG. 4, after the dopant supply layer 140 is deposited, a high concentration of the dopant 150 is implanted into the dopant supply layer 140. In general, from about 10 14 to 10 15 atoms / cm high-current ion implantation for a phosphorus (P) of the concentration (High current implantation) to, and from about 10 14 to 10 15 for the p-type MOS transistor exemplary case of n-type MOS transistor Low energy implantation is performed on boron (B) at atoms / cm 2 concentration. The thickness of the dopant supply layer 140 and the energy and concentration of the ion implantation are determined such that the projection distance Rp, which is an average distance from the ion implantation to the stop of the ion, can be formed in the dopant supply layer 140. Therefore, since the projection distance Rp varies according to the type of dopant, the thickness of the dopant supply layer 140 also varies.
일반적으로 이온주입에 의한 도펀트(150)의 농도는 투영거리(Rp)를 기준으로 가우시안 분포(Gaussian Distribution)를 형성한다. 따라서, 도펀트공급층(140) 내에 투영거리(Rp)가 위치하도록 도펀트(150)를 이온주입할 때 게이트전극형성용 막(130)에도 도펀트(150)가 이온주입된다. 이러한 게이트전극형성용 막(130) 내에 이온주입된 도펀트(150)의 양이 공정상 요구되는 양을 충족하는 경우, 게이트전극형성용 막(130)에 도펀트를 제공하는 것을 목적으로 하는 도펀트공급층(140)을 식각하여 제거할 수 있다. 이때, 일반적으로 불산(HF)를 사용한 습식식각(Wet etching)공정을 이용하여 도펀트공급층(140)을 식각할 수 있다.In general, the concentration of the dopant 150 by ion implantation forms a Gaussian distribution based on the projection distance Rp. Accordingly, when the dopant 150 is ion implanted so that the projection distance Rp is positioned in the dopant supply layer 140, the dopant 150 is also implanted into the gate electrode forming film 130. When the amount of the dopant 150 implanted into the gate electrode forming film 130 satisfies a process-required amount, a dopant supply layer for providing a dopant to the gate electrode forming film 130 is provided. 140 may be removed by etching. In this case, in general, the dopant supply layer 140 may be etched by using a wet etching process using hydrofluoric acid (HF).
도 5에 도시된 바와 같이, 사진공정과 건식식각(Dry etching) 공정을 진행하여 게이트절연막(120)과 게이트전극형성용 막(130)과 도펀트공급층(140)을 패터닝(patterning)한다. 이온주입된 도펀트의 양이 많은 곳에서 식각속도가 더 빠르다고 알려져있다. 본원에서는 도펀트공급층(140) 내에 도펀트의 양이 최대가 되게 이온주입을 실시하므로, 식각공정에 의해 게이트전극(135)의 형상이 손상되지 않는다.As shown in FIG. 5, the gate insulating film 120, the gate electrode forming film 130, and the dopant supply layer 140 are patterned by performing a photo process and a dry etching process. It is known that the etching rate is faster in the place where the amount of dopant implanted is large. In the present application, since the ion implantation is performed to maximize the amount of dopant in the dopant supply layer 140, the shape of the gate electrode 135 is not damaged by the etching process.
도 6에 도시된 바와 같이, 게이트전극(135) 및 도펀트공급층(140)을 이온주입 마스크로 사용하여 반도체 기판(100)의 표면부근에 저도핑 드레인 영역(160)을 형성한다. 일반적으로 n형 모스트랜지스터의 경우 약 1013 atoms/cm2 차수의 농도를 가지는 비소(As) 또는 인(P)에 대해 저에너지 이온주입(Low energy implantation)을 실시하고, p형 모스트랜지스터의 경우 약 1013 atoms/cm2 농도의 붕소(B)에 대해 저에너지 이온주입(Low energy implantation)을 실시한다. 이렇게 생성된 저도핑 드레인 영역(160)은 전계를 낮추어서 핫 캐리어 효과를 방지해준다.As shown in FIG. 6, the low doping drain region 160 is formed near the surface of the semiconductor substrate 100 using the gate electrode 135 and the dopant supply layer 140 as an ion implantation mask. In general, n-type MOS transistors are subjected to low energy implantation of arsenic (As) or phosphorus (P) having a concentration of about 10 13 atoms / cm 2 order, and about p-type morph transistors. Low energy implantation is performed on boron (B) at a concentration of 10 13 atoms / cm 2 . The generated low doped drain region 160 lowers the electric field to prevent the hot carrier effect.
또한, 단채널 효과를 개선하기 위하여 도 7에서 도시된 바와 같은 포켓(Pocket)(170)을 저도핑 드레인 영역(160)의 채널쪽 선단부에 이온주입하여 형성한다. 포켓(170)은 n형 모스트랜지스터의 경우 붕소(B)를 이온주입하고, p형 모스트랜지스터의 경우 비소(As) 또는 인(P)을 이온주입한다. In addition, in order to improve the short channel effect, a pocket 170 as illustrated in FIG. 7 is formed by ion implantation into the channel end of the low doping drain region 160. The pocket 170 ion implants boron (B) in the case of an n-type morph transistor, and ion implants arsenic (As) or phosphorus (P) in the case of a p-type morph transistor.
그리고, 반도체 기판(100)에 대해 열처리(annealing)를 수행한다. 바람직하게는 반도체 기판(100)을 약 900 ℃에서 약 1분 동안 열처리를 한다. 이러한 열처리는 저도핑 드레인 영역(160) 내의 불순물을 활성화하고, 도펀트공급층(140) 내의 도펀트를 게이트전극(135)으로 확산시키는 역할을 한다. 열처리 온도와 시간을 조절하여 게이트전극(135) 내로 확산된 도펀트의 농도를 조절할 수 있다.Then, annealing is performed on the semiconductor substrate 100. Preferably, the semiconductor substrate 100 is heat treated at about 900 ° C. for about 1 minute. This heat treatment activates impurities in the low doping drain region 160 and diffuses the dopant in the dopant supply layer 140 to the gate electrode 135. The concentration of the dopant diffused into the gate electrode 135 may be controlled by adjusting the heat treatment temperature and time.
도 8에 도시된 바와 같이, 게이트전극(135)의 측면에 절연막 재질의 스페이서(Spacer)(180)를 형성한다. 우선, 불산(HF)을 이용한 습식식각에 의해 도펀트공급층(140)을 제거한다. 그리고, 반도체 기판(100)에 스페이서(180)를 구성하기 위한 절연막, 예컨대 질화막(SiN) 또는 산화막(SiO2)을 화학기상증착(CVD) 방식으로 증착한다. 이후, 전술한 구성을 가지는 반도체 구성체를 스페이스 에치(space etch)를 실행하여 스페이서(180)를 형성한다. 이때 게이트전극(135)의 측면에 위치한 스페이서(180)를 제외한 절연막은 모두 이방성 식각에 의하여 식각된다.As shown in FIG. 8, a spacer 180 of an insulating material is formed on the side of the gate electrode 135. First, the dopant supply layer 140 is removed by wet etching using hydrofluoric acid (HF). In addition, an insulating film for forming the spacer 180, for example, a nitride film (SiN) or an oxide film (SiO 2 ), is deposited on the semiconductor substrate 100 by chemical vapor deposition (CVD). Then, the spacer 180 is formed by performing a space etch on the semiconductor structure having the above-described configuration. In this case, all of the insulating layers except for the spacer 180 positioned on the side of the gate electrode 135 are etched by anisotropic etching.
도 9에 도시된 바와 같이, 스페이서(180)가 형성된 반도체 기판(100) 전면에 깊은 이온주입을 실시하여 깊은 소오스/드레인 영역(190)을 형성한다. 일반적으로 n형 모스트랜지스터의 경우 약 1014 내지 1015 atoms/cm2 농도의 비소(As) 또는 인(P)에 대해 고농도의 수십 keV의 에너지로 이온주입을 실시하고, p형 모스트랜지스터의 경우 약 1014 내지 1015 atoms/cm2 농도의 붕소(B)에 대해 고농도의 수십 keV의 에너지로 이온주입을 실시한다.As shown in FIG. 9, deep ion implantation is performed on the entire surface of the semiconductor substrate 100 on which the spacers 180 are formed to form a deep source / drain region 190. In general, n-type MOS transistors are implanted with arsenic (As) or phosphorus (P) at a concentration of about 10 14 to 10 15 atoms / cm 2 at high concentrations of several tens of keV, and p-type MOS transistors. Boron (B) at a concentration of about 10 14 to 10 15 atoms / cm 2 is ion implanted at an energy of several tens of keV at a high concentration.
이후, 모스트랜지스터의 소오스/드레인/게이트에 배선을 연결하기 위해 코발트(Co), 니켈(Ni), 티탄(Ti) 등을 사용하여 금속-실리사이드(metal-silicide)(미도시)를 형성한다.Subsequently, metal-silicide (not shown) is formed using cobalt (Co), nickel (Ni), titanium (Ti), or the like to connect wires to the source / drain / gate of the MOS transistor.
본원에 사용된 모스트랜지스터는 실리콘 기판은 물론 SOI(Silicon on insulator) 기판에도 그 적용가능하다.As used herein, morph transistors are applicable to silicon substrates as well as silicon on insulator (SOI) substrates.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. I can understand. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.
상술한 바와 같이 본 발명에 따른 모스트랜지스터의 제조방법은, 게이트전극의 형성을 위한 건식식각 시에도 게이트전극의 형상을 그대로 유지할 수 있다. 그리고, 한번의 열처리로써 저도핑 드레인 영역 내의 불순물을 활성화하고 도펀트공급층으로부터 게이트전극으로 도펀트를 확산시켜 게이트전극 내에 도펀트의 농도를 조절할 수 있다.As described above, the method of manufacturing the MOS transistor according to the present invention may maintain the shape of the gate electrode as it is during dry etching for forming the gate electrode. The concentration of the dopant in the gate electrode may be controlled by activating impurities in the low doping drain region by one heat treatment and diffusing the dopant from the dopant supply layer to the gate electrode.
도 1의 (a) 내지 (d)는 종래의 게이트전극 열처리에 따른 게이트전극의 형상을 도시한 것이다.1 (a) to (d) show the shape of a gate electrode according to a conventional gate electrode heat treatment.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 모스트랜지스터의 제조방법을 설명하는 단면도들이다.2 to 9 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to an embodiment of the present invention.
<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>
100: 반도체 기판 110: 소자분리막100: semiconductor substrate 110: device isolation film
120: 게이트절연막 130: 게이트전극120: gate insulating film 130: gate electrode
140: 도펀트공급층 150: 도펀트140: dopant supply layer 150: dopant
160: 저도핑 드레인 영역 170: 포켓160: low doping drain region 170: pocket
180: 스페이서 190: 소오스/드레인 영역180: spacer 190: source / drain region
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030088059A KR20050055125A (en) | 2003-12-05 | 2003-12-05 | Method for fabricating mosfet |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020030088059A KR20050055125A (en) | 2003-12-05 | 2003-12-05 | Method for fabricating mosfet |
Publications (1)
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|---|---|
| KR20050055125A true KR20050055125A (en) | 2005-06-13 |
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Family Applications (1)
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|---|---|---|---|
| KR1020030088059A KR20050055125A (en) | 2003-12-05 | 2003-12-05 | Method for fabricating mosfet |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050055125A (en) |
-
2003
- 2003-12-05 KR KR1020030088059A patent/KR20050055125A/en not_active Application Discontinuation
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