KR20050054116A - 반도체 소자의 구리 배선 및 그의 제조 방법 - Google Patents

반도체 소자의 구리 배선 및 그의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 소자의 구리 배선은 하부 배선층을 가지는 반도체 기판, 반도체 기판 위에 형성되어 있으며 도전층의 일부분을 드러내는 접촉홀을 가지는 층간 절연막, 접촉홀의 측벽에 스페이서 형태로 형성되어 있는 제1 확산 방지막, 제1 확산 방지막을 포함하는 접촉홀 내면에 형성되어 있는 제2 확산 방지막, 제2 확산 방지막 위에 형성되어 있으며 접촉홀을 매립하는 상부 배선층을 포함한다.

Description

반도체 소자의 구리 배선 및 그의 제조 방법{The copper metal layer in semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 구리의 확산을 방지할 수 있는 반도체 소자의 구리 배선 및 그 제조 방법에 관한 것이다.
최근 반도체 소자가 집적화되고 공정 기술력이 향상되면서 소자의 동작 속도나 저항, 금속 간의 기생 용량 등의 특성을 개선시키기 위한 일환으로 기존의 알루미늄 배선 대신에 구리 배선 공정이 제안되었다. 또한, 층간 절연막으로 기존의 산화막 대신 저유전상수(Low-K) 물질이 차세대 소자의 배선 공정으로 각광을 받고 있다.
또한, 이러한 구리와 저유전상수 물질을 이용한 배선 공정의 경우 구리의 식각 특성이 매우 열악하므로 기존의 식각 공정 대신 다마신(damascene) 공정이 구리 배선에 적합한 공정으로 이용되고 있다.
종래 기술에 따른 반도체 소자의 구리 배선 제조 방법에 따르면, 층간 절연막 내에 비아홀과 배선 형성을 위한 트렌치를 포함하는 접촉홀을 형성한 다음 접촉홀이 충분히 매립되도록 구리막을 두껍게 증착한다. 그리고 구리막에 어닐링(annealing) 공정을 진행하여 구리막 증착 시 유입된 불순물을 제거한 다음 층간 절연막의 상부 표면이 드러나는 시점까지 화학 기계적 연마하여 접촉홀 내에 매립되는 구리 배선을 형성한다.
한편, 비아홀과 트렌치를 포함하는 접촉홀에 구리막을 증착 시 구리 입자가 확산되는 것을 방지하기 위하여 탄탈륨(Ta)과 탄탈륨 나이트라이드(TaN)를 순차적으로 증착하여 확산 방지막을 형성하였다.
그러나, 최근 반도체 소자의 집적도가 높아짐에 따라 접촉홀의 애스펙트 비(aspect ratio) 또한 커지게 되어 종래 기술에 의한 확산 방지막은 기존의 두께를 유지 할 수 없게 되어 확산 방지 역할을 하기 어렵다. 또한, 구리막의 어닐링 시 저유전 상수의 물질인 층간 절연막에서 발생되는 아웃 개싱(out gassing)에 대해 충분한 베리어의 역할을 하지 못하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 구리 배선의 확산 및 층간 절연??가에서의 아웃 개싱에 대한 충분한 베리어 특성을 가지는 반도체 소자의 구리 배선 및 그 제조 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 반도체 소자의 구리 배선 및 그의 제조 방법을 마련한다.
보다 상세하게는 하부 배선층을 가지는 반도체 기판, 반도체 기판 위에 형성되어 있으며 도전층의 일부분을 드러내는 접촉홀을 가지는 층간 절연막, 접촉홀의 측벽에 스페이서 형태로 형성되어 있는 제1 확산 방지막, 제1 확산 방지막을 포함하는 접촉홀 내면에 형성되어 있는 제2 확산 방지막, 제2 확산 방지막 위에 형성되어 있으며 접촉홀을 매립하는 상부 배선층을 포함하는 반도체 소자의 구리 배선을 마련한다.
또한 접촉홀은 상하부 배선층을 연결하는 비아홀과 상부 배선층이 형성되는 트렌치로 이루어진 다마신 패턴인 것이 바람직하다.
또한 제1 확산 방지막은 SiN으로 이루어지는 것이 바람직하다.
또한 제2 확산 방지막은 Ta/TaN이 순차적으로 적층되어 이루어진 이중막 또는 TiSiN으로 이루어진 단일막으로 이루어지는 것이 바람직하다.
다르게는 소정의 하부 구조를 가지는 반도체 기판 위에 층간 절연막을 형성하는 단계, 층간 절연막에 접촉홀을 형성하는 단계, 접촉홀의 양측벽에 스페이서 형태로 제1 확산 방지막을 형성하는 단계, 제1 확산 방지막을 포함하는 층간 절연막 위에 베리어막을 형성하는 단계, 베리어막 위에 도전막을 증착하여 접촉홀을 매립하는 단계, 도전막에 어닐링 공정을 진행하는 단계, 도전막 및 베리어막을 층간 절연막의 상부 표면이 드러나는 시점까지 화학 기계적 연마하는 단계를 포함하여 이루어지는 반도체 소자의 구리 배선 제조 방법을 마련한다.
또한 제1 확산 방지막은 접촉홀을 포함하는 층간 절연막 위에 베리어막을 형성하는 단계, 베리어막을 선택적으로 이방성 식각하는 단계를 포함하여 이루어지는 것이 바람직하다.
또한 제1 확산 방지막은 SiN으로 형성하는 것이 바람직하다.
또한 베리어막은 100Å~300Å 두께로 형성하는 것이 바람직하다.
또한 베리어막은 500℃ 이하의 온도에서 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 반도체 소자를 첨부된 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 구리 배선을 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 하부 배선(110) 등의 하부 구조가 형성되어 있는 반도체 기판(100) 위에 층간 절연막(120)이 형성되어 있다. 층간 절연막(120)은 저유전상수 물질로 이루어지며, 도전층(110)의 일부분을 드러내는 접촉홀(130)을 가진다. 이때, 접촉홀(130)은 상하부 배선층을 연결하기 위한 비아홀과 상부 배선층이 형성되는 트렌치로 이루어진 다마신 패턴 또는 상부 배선층이 형성되는 트렌치만으로 이루어진 다마신 패턴으로 형성할 수 있다.
층간 절연막(120)의 접촉홀(130)의 양측벽에는 스페이서 형태의 제1 확산 방지막(145)이 형성되어 있고, 제1 확산 방지막(145)을 포함하는 접촉홀(130)의 내면에는 제2 확산 방지막(155)이 형성되어 있다. 제1 확산 방지막(145)은 SiN으로 이루어며, 제2 확산 방지막(155)은 Ta/TaN이 순차적으로 적층되어 이루어진 이중막 또는 TiSiN으로 이루어진 단일막으로 이루어진다.
그리고, 제2 확산 방지막(155) 위에는 구리(Cu)막이 형성되어 접촉홀(130)을 매립하는 구리 배선(165)이 형성되어 있다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자의 구리 배선을 제조하는 방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 구리 배선 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 하부 배선층(110)이 형성되어 있는 반도체 기판(100) 위에 저유전상수를 가지는 절연막을 이용하여 층간 절연막(120)을 형성한다. 그리고, 사진 및 식각 공정을 진행하여 하부 배선전층(110)의 일부분을 드러내는 접촉홀(130)을 형성한다. 이때, 접촉홀(130)은 상하부 배선층을 연결하기 위한 비아홀과 상부 배선층이 형성되는 트렌치로 이루어진 다마신 패턴 또는 상부 배선층이 형성되는 트렌치만으로 이루어진 다마신 패턴으로 형성할 수 있다.
이어 도 2b에 도시한 바와 같이, 접촉홀(130) 내부를 포함하여 층간 절연막(120) 위에 제1 베리어막(140)을 형성한다. 제1 베리어막(140)은 SiN을 이용하여 형성한다. 이때, SiN은 하부 박막에 영향을 주지 않는 500℃ 이하의 온도에서 형성하며 100Å~300Å 두께로 형성하는 것이 바람직하다. 또한, 제1 베리어막(140)은 PVD, PECVD 및 ALD 방법 중 어느 하나의 방법을 사용하여 형성한다.
그리고 도 2c에 도시한 바와 같이, 제1 베리어막을 식각, 일 예로 이방성 식각하여 접촉홀(130)의 측벽에 스페이서(spacer) 형태의 제1 확산 방지막(145)을 형성한다.
그 후 도 2d에 도시한 바와 같이, 제1 확산 방지막(145)을 포함하는 층간 절연막(120) 위에 제2 베리어막(150)을 형성한 다음 접촉홀(130)이 충분히 매립되도록 구리(Cu)막을 증착한다. 이때, 제2 베리어막(150)은 Ta/TaN이 순차적으로 적층되어 이루어진 이중막 또는 TiSiN으로 이루어진 단일막으로 형성하는 것이 바람직하며, 구리막은 전기 도금법 등의 통상적인 방법에 의해 형성한다.
다음, 구리막(160)에 어닐링 공정을 진행하여 구리막(160) 증착 시, 유입된 불순물을 제거한다. 한편, 이때 구리막(160)에 어닐링 공정을 진행하게 되면 저유전상수 물질인 층간 절연막(120)에서 접촉홀(130)로의 아웃 개싱이 발생하지만 종래와는 달리 본 발명에서는 SiN의 제1 확산 방지막(145)에 의해 아웃 개싱에 대해 충분한 베리어 역할을 수행함과 동시에 구리 확산을 방지할 수 있도록 한다.
이어 도 1에 도시한 바와 같이, 층간 절연막(120)의 상부 표면이 드러나는 시점까지 화학 기계적 연마하여 결과물의 표면을 평탄화함으로써, 상부 배선층(165)을 형성한다.
앞서 설명한 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 플러그는 확산 방지막으로 SiN으로 이루어진 스페이서 형태의 제1 확산 방지막과 그 위에 형성되어 있는 TaN/Ta 또는 TiSiN으로 이루어진 제2 확산 방지막이 형성되어 있다. 다시 말해, 접촉홀을 매립하는 도전막(160)의 어닐링 공정 시, 제1 확산 방지막 및 제2 확산 방지막에 의해 도전막의 도전 입자가 층간 절연막으로 확산하는 것을 이중으로 방지한다. 또한, 접촉홀 측벽에 형성된 제1 확산 방지막에 의해 층간 절연막에서 발생하는 아웃 개싱에 의해 접촉홀의 구리막이 손상 받는 것을 방지 할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 확산 방지막을 스페이서 형태의 제1 확산 방지막과 전면에 증착되어 있는 제2 확산 방지막으로 형성함으로써 도전막에 어닐링 공정을 진행할 때, 제1 확산 방지막에 의해 층간 절연막의 아웃 개싱에 의해 구리 배선이 손상받는 것을 방지 할 수 있으며, 구리 입자가 주변 영역으로 확산하는 것을 방지할 수 있다. 따라서, 누설 전류를 감소시킬 수 있게 되어 소자의 특성 및 동작을 안정화시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구리 배선을 개략적으로 도시한 단면도이고,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 구리 배선 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

Claims (9)

  1. 하부 배선층을 가지는 반도체 기판,
    상기 반도체 기판 위에 형성되어 있으며 상기 도전층의 일부분을 드러내는 접촉홀을 가지는 층간 절연막,
    상기 접촉홀의 측벽에 스페이서 형태로 형성되어 있는 제1 확산 방지막,
    상기 제1 확산 방지막을 포함하는 상기 접촉홀 내면에 형성되어 있는 제2 확산 방지막,
    상기 제2 확산 방지막 위에 형성되어 있으며 상기 접촉홀을 매립하는 상부 배선층
    을 포함하는 반도체 소자의 구리 배선.
  2. 제1항에서,
    상기 접촉홀은 상하부 배선층을 연결하는 비아홀과 상부 배선층이 형성되는 트렌치로 이루어진 다마신 패턴인 반도체 소자의 구리 배선.
  3. 제1항 또는 제2항에서,
    상기 제1 확산 방지막은 SiN으로 이루어진 반도체 소자의 구리 배선.
  4. 제1항 또는 제2항에서,
    상기 제2 확산 방지막은 Ta/TaN이 순차적으로 적층되어 이루어진 이중막 또는 TiSiN으로 이루어진 단일막으로 이루어진 반도체 소자의 구리 배선.
  5. 소정의 하부 구조를 가지는 반도체 기판 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막에 접촉홀을 형성하는 단계,
    상기 접촉홀의 양측벽에 스페이서 형태로 제1 확산 방지막을 형성하는 단계,
    상기 제1 확산 방지막을 포함하는 상기 층간 절연막 위에 베리어막을 형성하는 단계,
    상기 베리어막 위에 도전막을 증착하여 상기 접촉홀을 매립하는 단계,
    상기 도전막에 어닐링 공정을 진행하는 단계,
    상기 도전막 및 상기 베리어막을 상기 층간 절연막의 상부 표면이 드러나는 시점까지 화학 기계적 연마하는 단계
    를 포함하여 이루어지는 반도체 소자의 구리 배선 제조 방법.
  6. 제5항에서,
    상기 제1 확산 방지막은
    상기 접촉홀을 포함하는 상기 층간 절연막 위에 베리어막을 형성하는 단계,
    상기 베리어막을 선택적으로 이방성 식각하는 단계를 포함하여 이루어지는 반도체 소자의 구리 배선 제조 방법.
  7. 제5항 또는 제6항에서,
    상기 제1 확산 방지막은 SiN으로 형성하는 반도체 소자의 구리 배선 제조 방법.
  8. 제6항에서,
    상기 베리어막은 100Å~300Å 두께로 형성하는 반도체 소자의 구리 배선 제조 방법.
  9. 제6항 또는 제8항에서,
    상기 베리어막은 500℃ 이하의 온도에서 형성하는 반도체 소자의 구리 배선 제조 방법.
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