KR20050054059A - 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서 및그 제조방법 - Google Patents
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Abstract
본 발명은 이미지 센서 단위 화소 내의 효율적인 광여기 전하 발생 및 전달 구조 형성에 관한 것으로, 광검출 트랜지스터에 나노 사이즈의 전자채널을 적어도 두 개 이상 형성하여 각 나노 채널 사이에 형성된 홀포켓(hole pocket)을 이용함으로써 신호 전달 트랜지스터의 효율적인 문턱전압 변조로 광전변환 효율을 높일 수 있는 단위 화소로 이루어진 고감도의 이미지 센서 및 그 제조방법에 관한 것이다.
본 발명의 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서 및 그 제조방법은 Si 기판; 상기 Si 기판에 이온주입 공정으로 P형 도핑된 제 1 도전 영역; 상기 제 1 도전 영역의 표면층 양측에 소정의 간격으로 이격되어 고농도 n형 도핑된 소오스와 드레인 영역; 상기 소오스와 드레인 영역 사이의 채널영역; 상기 채널영역의 타측 양측면 표면층에 소정의 간격으로 이격되고 고농도 n형 도핑되어 형성된 제 2 도전 영역; 상기 채널영역에 형성된 제 2 도전 영역과 채널영역의 중심부 사이에 소정의 간격으로 이격되어 형성되는 적어도 두 개 이상의 나노 전자채널; 및 상기 채널영역 상부에 게이트 절연막을 개재하여 형성되는 고농도 n형 도핑된 게이트로 이루어진 단위 화소를 포함하는 고감도 이미지 센서로서, Si 기판에 포토마스크를 이용하여 나노 전자채널을 형성하는 제 1단계; 상기의 포토마스크를 제거하고 이온주입 공정으로 나노 전자채널을 포함하는 영역에 p형 도핑된 제 1 도전 영역을 형성하는 제 2단계; 상기 제 1 도전 영역 표면층에 소정 간격 이격되도록 고농도 n형의 제 2 도전 영역을 형성하는 제 3단계; 상기 나노 전자채널과 제 2 도전 영역을 모두 포함하도록 게이트 절연막 및 게이트를 형성하는 제 4단계; 이온 주입 공정으로 상기 게이트를 고농도 n형 영역으로 도핑하는 제 5단계; 상기 게이트 양측의 제 1 도전 영역 표면층에 고농도 n형의 소오스와 드레인 영역을 형성하는 제 5단계; 및 상기 소오스, 드레인과 게이트의 콘택을 형성하는 제 6단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서 및 그 제조방법은 이격되어 형성된 나노 사이즈의 전자채널 사이에 임의의 도핑과 바이어스에 의해 홀포켓이 형성되도록 하여 빛에 의해 여기된 정공이 축적되기 때문에 광검출 트랜지스터 채널의 전자의 흐름을 증폭시키는 역할을 하므로 적은 양의 빛이 조사되더라도 효율적인 광전변환 특성을 얻을 수 있다. 또한, 빛의 세기가 강해지는 영역에서는 상기 홀포켓의 측면 바이폴라 트랜지스터(Lateral Bipolar Transistor) 효과에 의해 큰 다이나믹 레인지(Dynamic Range)를 확보할 수 있고, 단위 화소의 최소화로 고화소 이미지 센서 어레이를 제조할 수 있다.
Description
본 발명은 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서 및 그 제조방법에 관한 것으로, 보다 자세하게는 채널에 나노 와이어를 형성하여 별도의 증폭장치 없이도 광전변환 효율을 높일 수 있는 고감도의 이미지 센서에 관한 것이다.
일반적으로, 이미지센서는 광학 영상(optical image)을 전기적 신호로 변환시키는 반도체장치로서, CCD(전하결합소자:Charge Coupled Device, 이하 CCD라 함)는 개개의 MOS(Metal-Oxide-Silicon, 이하 MOS라 함) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS(Complementary Metal-Oxide Semiconductor, 이하 CMOS라 함) 이미지센서는 제어회로 및 신호처리회로를 주변회로로 사용하는 CMOS 기술을 이용하여 화소(pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
특히, CMOS형 이미지 센서는 CCD형 이미지 센서에 비해 소비전력이 작고, 센서소자와 주변회로 소자를 같은 CMOS 기술에 의해 제조할 수 있기 때문에 양산성이 우수한 이점이 있으나, 통상적인 CMOS 이미지센서의 단위 화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네 개의 MOS 트랜지스터(Tx,Rx,Sx,Dx)로 구성되므로 단위 화소가 CCD 소자에 비해 크고, 각 단위 화소에서 신호가 증폭되어 전달되므로, 암전류 및 노이즈가 큰 문제점을 안고 있다.
이에 따라, 한국 등록특허 제0377598호, 한국공개특허 특2001-0062028호 등에서는 고농도 매립층(캐리어 포켓)을 형성하여 광여기된 정공이 캐리어 포켓의 전위우물에 축적되어 광여기된 정공의 축적량에 비례한 광신호를 검출하는 이미지 센서를 제공하였으나 상기의 MOS형 이미지 센서는 고농도 매립층을 형성하기 위한 제조방법이 복잡한 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 광검출 트랜지스터에 나노 사이즈의 전자채널을 적어도 두 개 이상 형성하고 각 나노 채널 사이에 형성된 홀포켓(hole pocket)을 이용함으로써 빛에 의해 여기된 정공이 홀포켓에 축적되어 전자의 흐름을 증폭시키는 역할을 하여 신호 전달 트랜지스터의 효율적인 문턱전압 변조로 광전변환 효율을 높인 포토 트랜지스터를 제공한다. 따라서, 비교적 간단한 제조 공정으로 제조가 가능하고, 이미지 센서의 단위 화소 사이즈를 최소화 할 수 있어 고화소 이미지 센서 어레이를 가능하게 하는 고감도의 이미지 센서를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 Si 기판; 상기 Si 기판에 이온주입 공정으로 P형 도핑된 제 1 도전 영역; 상기 제 1 도전 영역의 표면층 양측에 소정의 간격으로 이격되어 고농도 n형 도핑된 소오스와 드레인 영역; 상기 소오스와 드레인 영역 사이의 채널영역; 상기 채널영역의 타측 양측면 표면층에 소정의 간격으로 이격되고 고농도 n형 도핑되어 형성된 제 2 도전 영역; 상기 채널영역에 형성된 제 2 도전 영역과 채널영역의 중심부 사이에 소정의 간격으로 이격되어 형성되는 적어도 두 개 이상의 나노 전자채널; 및 상기 채널영역 상부에 게이트 절연막을 개재하여 형성되는 고농도 n형 도핑된 게이트로 이루어진 단위 화소를 포함하는 고감도 이미지 센서에 의해 달성된다.
본 발명의 또 다른 목적은 Si 기판에 포토마스크를 이용하여 나노 전자채널을 형성하는 제 1단계; 상기의 포토마스크를 제거하고 이온주입 공정으로 나노 전자채널을 포함하는 영역에 p형 도핑된 제 1 도전 영역을 형성하는 제 2단계; 상기 제 1 도전 영역 표면층에 소정 간격 이격되도록 고농도 n형의 제 2 도전 영역을 형성하는 제 3단계; 상기 나노 전자채널과 제 2 도전 영역을 모두 포함하도록 게이트 절연막 및 게이트를 형성하는 제 4단계; 이온 주입 공정으로 상기 게이트를 고농도 n형 영역으로 도핑하는 제 5단계; 상기 게이트 양측의 제 1 도전 영역 표면층에 고농도 n형의 소오스와 드레인 영역을 형성하는 제 5단계; 및 상기 소오스, 드레인과 게이트의 콘택을 형성하는 제 6단계를 포함하여 이루어진 고감도 이미지 센서의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 1은 본 발명에 의한 이미지 센서 단위 화소의 단면도이고, 도 2는 도 1의 평면도이다. 도 1과 도 2를 참조하여 본 발명에 의한 이미지 센서의 구조를 설명한다.
본 발명의 이미지 센서 단위 화소는 Si 기판(11) 상부에 이온주입 공정으로 P형 도핑된 제 1 도전 영역(12)이 형성되고, 상기 제 1 도전 영역의 표면층 양측에 소정의 간격으로 이격되어 고농도 n형으로 도핑된 소오스(13)와 드레인(14) 영역이 형성된다. 상기 소오스와 드레인 영역 사이에는 채널 영역이 형성되는데, 이 채널영역의 중심부에는 소정의 간격으로 이격되어 적어도 두 개 이상의 나노 전자채널(15)이 형성된다. 이 때 나노 사이즈의 전자채널은 V자형 홈 형태를 가지며, 상기 나노 채널에 의해 이격되는 영역인 상기 채널영역의 타측 양측면 표면층에는 고농도 n형으로 도핑된 제 2 도전 영역(16)이 형성된다. 상기 채널영역 상부에 게이트 절연막(미도시)을 개재하여 고농도 n형 도핑된 게이트(17)가 형성된다.
상기 적어도 두 개 이상의 나노 전자채널 사이에는 광여기된 정공이 축적되어 임의적으로 홀포켓이 형성되어 광여기된 정공이 축적되면 고농도 n형 도핑된 제 2 도전 영역과 함께 npn형 측면 바이폴라 트랜지스터가 형성된다.
상기 구조를 가진 본 발명에 의한 광전변환 방법은 다음과 같다.
먼저 빛이 조사되면 제 2 도전 영역의 PN 접합에 의한 공핍영역에서 전자-정공쌍이 발생하게 되고, 생성된 정공은 게이트 하부의 나노 전자채널 사이에 임의적으로 형성된 홀포켓에 축적된다. 이 축적된 전하에 의해 소오스에서 드레인으로 흐르는 전자의 흐름을 선형적으로 증가시킬 수 있게 된다. 또한 축적된 정공은 이격되어 형성된 고농도 n형의 제 2 도전 영역과 npn형 측면 바이폴라 트랜지스터를 구동하여 광전류를 더욱 증폭시키는 역할을 한다.
상기와 같은 본 발명에 의한 이미지 센서의 제조방법은 도 3a 내지 3f에 나타낸 공정도를 참조하여 설명한다.
본 발명에 의한 이미지 센서는 도 3a에서와 같이 Si 기판(21)에 포토마스크를 이용하여 나노 와이어용 패턴(29)을 형성한 다음, 미세 리소그라피 공정 또는 식각공정을 통해 (111)면을 식각하여 V자형 홈으로 100 내지 200nm의 깊이로 적어도 두 개 이상의 나노 사이즈의 전자채널(25)를 형성한다(도 3b). 그리고 도 3c에서와 같이 포토마스크를 제거하고 필드산화막(28)을 형성하여 소자를 분리한다.
다음 도 3d에 나타낸 것과 같이 상기 필드산화막에 의해 분리된 바디에 p형 도핑된 제 1 도전 영역(24)을 형성하고, 상기 제 1 도전 영역의 표면층에 나노 전자채널에 의해 소정 간격 이격된 영역에 고농도 n형으로 도핑하여 제 2 도전 영역(30)을 형성한다(도 3e). 그 다음 상기 나노 전자채널과 제 2 도전 영역을 모두 포함하는 상부에 게이트 절연막 및 게이트(27)를 형성한다(도 3f). 마지막으로, 상기 게이트 양측의 제 1 도전 영역 표면층에 고농도 n형의 소오스와 드레인 영역을 형성하고, 상기 소오스, 드레인과 게이트의 콘택을 형성함(미도시)으로써 본 발명에 의한 이미지 센서의 단위 화소를 이루는 포토 트랜지스터를 제조한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서 및 그 제조방법은 광검출 트랜지스터에 나노 사이즈의 전자채널을 적어도 두 개 이상 형성하고 각 나노 채널 사이에 형성된 홀포켓(hole pocket)을 이용함으로써 빛에 의해 여기된 정공이 홀포켓에 축적되어 전자의 흐름을 증폭시키는 역할을 하여 신호 전달 트랜지스터의 효율적인 문턱전압 변조로 광전변환 효율을 높인 포토 트랜지스터를 제공한다. 따라서, 비교적 간단한 제조 공정으로 제조가 가능하고, 이미지 센서의 단위 화소 사이즈를 최소화할 수 있어 고화소 이미지 센서 어레이를 가능하게 한다.
도 1은 본 발명에 의한 이미지 센서의 단면도.
도 2는 본 발명에 의한 이미지 센서의 평면도.
도 3a 내지 도 3f는 본 발명에 의한 이미지 센서의 제조방법을 나타낸 공정도.
Claims (6)
- 포토 트랜지스터를 포함하는 단위 화소로 이루어진 이미지 센서에 있어서,Si 기판;상기 Si 기판에 이온주입 공정으로 P형 도핑된 제 1 도전 영역;상기 제 1 도전 영역의 표면층 양측에 소정의 간격으로 이격되어 고농도 n형 도핑된 소오스와 드레인 영역;상기 소오스와 드레인 영역 사이의 채널영역;상기 채널영역의 타측 양측면 표면층에 소정의 간격으로 이격되고 고농도 n형 도핑되어 형성된 제 2 도전 영역;상기 채널영역에 형성된 제 2 도전 영역과 채널영역의 중심부 사이에 소정의 간격으로 이격되어 형성되는 적어도 두 개 이상의 나노 전자채널; 및상기 채널영역 상부에 게이트 절연막을 개재하여 형성되는 고농도 n형 도핑된 게이트를 포함하여 이루어짐을 특징으로 하는 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서.
- 제 1항에 있어서,상기 채널영역에 형성된 적어도 두 개 이상의 나노 전자채널 사이에는 빛에 의해 생성된 정공이 축적될 수 있는 홀포켓이 형성됨을 특징으로 하는 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서.
- 제 1항 또는 제 2항에 있어서,상기 채널영역과 제 2 도전 영역은 빛에 의해 생성된 정공이 채널영역에 적어도 두 개 이상 형성된 나노 전자채널 사이의 홀포켓에 축적되어 npn형 측면 바이폴라 트랜지스터 효과를 나타냄을 특징으로 하는 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서.
- Si 기판에 포토마스크를 이용하여 나노 전자채널을 형성하는 제 1단계;상기의 포토마스크를 제거하고 이온주입 공정으로 나노 전자채널을 포함하는 영역에 p형 도핑된 제 1 도전 영역을 형성하는 제 2단계;상기 제 1 도전 영역 표면층에 소정 간격 이격되도록 고농도 n형의 제 2 도전 영역을 형성하는 제 3단계;상기 나노 전자채널과 제 2 도전 영역을 모두 포함하도록 게이트 절연막 및 게이트를 형성하는 제 4단계;이온 주입 공정으로 상기 게이트를 고농도 n형 영역으로 도핑하는 제 5단계;상기 게이트 양측의 제 1 도전 영역 표면층에 고농도 n형의 소오스와 드레인 영역을 형성하는 제 5단계; 및상기 소오스, 드레인과 게이트의 콘택을 형성하는 제 6단계를 포함하여 이루어짐을 특징으로 하는 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서의 제조방법.
- 제 4항에 있어서,상기 제 1단계에서 형성되는 나노 전자채널은 V자형 홈으로 형성됨을 특징으로 하는 나노 전자채널을 이용한 고감도 이미지 센서의 제조방법.
- 제 4항 또는 제 5항에 있어서,상기 나노 전자채널은 미세 리소그라피 공정 또는 식각공정으로 형성됨을 특징으로 하는 나노 사이즈의 전자채널을 이용한 고감도 이미지 센서의 제조방법.
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