KR20050053254A - Input buffer cuirciut - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로, 반도체 메모리 장치에서 다양한 입력 인터페이스에 대하여 하나의 입력 버퍼를 사용하여 각각에 해당하는 입력 인터페이스를 제어할 수 있다. 이를 위한 본 발명의 입력 버퍼 회로는 반도체 장치의 입력 버퍼 회로에 있어서, 전원전압과 제 1 노드 사이에 연결되고 게이트 단자에 접지전압이 연결되는 제 1 PMOS 트랜지스터와, 상기 제 1 노드와 제 2 노드 사이에 연결되고 입력 버퍼 인에이블 신호에 의해 제어되는 제 2 PMOS 트랜지스터와, 상기 제 1 노드와 제 2 노드 사이에 연결되고 로직 로우 신호에 의해 동작하는 풀업 드라이버부와, 상기 제 2 노드와 제 3 노드 사이에 연결되고 입력 버퍼 인에이블 신호에 의해 제어되는 제 1 NMOS 트랜지스터와, 상기 제 3 노드와 접지전압 사이에 연결되고 로직 하이 신호에 의해 동작하는 풀다운 드라이버부와, 상기 입력 버퍼의 출력 신호를 반전시켜서 출력하는 인버터를 구비한 것을 특징으로 한다.The present invention relates to an input buffer circuit of a semiconductor memory device, in which one input buffer is used for various input interfaces in a semiconductor memory device to control corresponding input interfaces. The input buffer circuit of the present invention is an input buffer circuit of a semiconductor device, comprising: a first PMOS transistor connected between a power supply voltage and a first node and a ground voltage connected to a gate terminal, the first node and a second node; A second PMOS transistor connected between and controlled by an input buffer enable signal, a pull-up driver unit connected between the first node and the second node and operated by a logic low signal, the second node and a third node; A first NMOS transistor connected between nodes and controlled by an input buffer enable signal, a pull-down driver unit connected between the third node and a ground voltage and operated by a logic high signal, and an output signal of the input buffer; It is characterized by including the inverter which inverts and outputs.
Description
본 발명은 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로, 특히 하나의 입력 버퍼를 사용하여 다양한 인터페이스의 입력 전압을 제어할 수 있는 입력 버퍼에 관한 것이다. The present invention relates to an input buffer circuit of a semiconductor memory device, and more particularly, to an input buffer capable of controlling input voltages of various interfaces using one input buffer.
반도체 메모리 장치를 이용하는 시스템의 성능이 향상되기 위해서는 반도체 메모리 장차의 성능도 향상되어야 한다. 반도체 메모리 장치의 성능을 향상시키기 위한 방법 중의 하나가 하이 퍼포먼스(High Perfomance)용 인터페이스 로직이 제시되고 있다. 동기식 DRAM 장치의 경우, 클럭 주파수가 66.7Mhz 이하에서는 인터페이스로 보통 LVTTL(Low Voltage Transistor Transistor Logic) 또는 LVCMOS(Low oltage CMOS)가 사용되고 있지만, 클럭 주파수가 100Mhz 이상으로 향상됨에 따라 인터페이스로 SSTL(Stub Series Trnasceiver Logic)과 같은 새로운 인터페이스 구조가 제시되고 있다.In order to improve the performance of a system using the semiconductor memory device, the performance of the semiconductor memory future should also be improved. One of the methods for improving the performance of a semiconductor memory device has been presented with interface logic for high performance. In the case of synchronous DRAM devices, a low voltage transistor transistor (LVTTL) or low oltage CMOS (LVCMOS) is usually used as an interface when the clock frequency is 66.7 Mhz or less, but the SSTL (Stub Series) interface is used as the clock frequency is increased to 100 MHz or higher. New interface structures such as Trnasceiver Logic are being proposed.
도 1은 종래 입력 전압에 따른 입력 버퍼를 나타낸 회로도이다.1 is a circuit diagram illustrating an input buffer according to a conventional input voltage.
도 1 에 도시된 바와 같이, 입력 버퍼 회로는 입력 버퍼 제어신호(Control)에 로직 하이가 입력되면, 입력 패드를 통해 수신된 입력 신호(IN)에 의해 동작한다. 상기 입력 신호(IN)에 로직 하이가 입력되면, NMOS 트랜지스터(N1)가 턴 온되고, NMOS 트랜지스터(N2))가 턴 온되어 출력 노드(a1)에 로직 로우가 출력되며, 인버터(I1)를 통해 신호가 반전되어 로직 하이를 출력한다.As illustrated in FIG. 1, when a logic high is input to an input buffer control signal Control, the input buffer circuit operates by an input signal IN received through an input pad. When logic high is input to the input signal IN, the NMOS transistor N1 is turned on, the NMOS transistor N2 is turned on, and a logic low is output to the output node a1, and the inverter I1 is turned on. The signal is inverted to output a logic high.
그리고, 상기 입력 신호(IN)에 로직 로우가 입력되면, PMOS 트랜지스터(P2)가 턴 온되어 출력 노드(a1)에 로직 하이가 출력되며, 인버터(I1)를 통해 신호가 반전되어 로직 로우를 출력한다. 여기에서, PMOS 트랜지스터(P2)의 게이트 단자에 접지전압이 연결되어 있으므로, PMOS 트랜지스터(P2)는 항상 턴 온 상태이다.When the logic low is input to the input signal IN, the PMOS transistor P2 is turned on to output a logic high to the output node a1, and the signal is inverted through the inverter I1 to output the logic low. do. Here, since the ground voltage is connected to the gate terminal of the PMOS transistor P2, the PMOS transistor P2 is always turned on.
그러나, 도 1에 도시된 바와 같이, 종래 동기식 DRAM에서는 하나의 동작 전압 범위에서 하나의 인터페이스만 사용할 수 있으므로, 다양한 인터페이스 로직에 따라 동작 전압의 범위도 변화할 수 있는 입력 버퍼가 필요하다.However, as shown in FIG. 1, since only one interface can be used in one operating voltage range in a conventional synchronous DRAM, an input buffer capable of changing a range of operating voltages according to various interface logics is required.
또한, 입력 신호는 입력 버퍼의 동작에 영향을 주며, AC 입력을 내부적으로 제어하려면, 입력 버퍼의 셋업(Set Up) 시간과 홀드(Hold) 시간을 정해야 하며, 이를 내부적으로 제어하기 위해서는 입력 전압도 정해진 레벨로 인가되어야 한다. 따라서, 입력 전압이 정해진 레벨보다 작고, 전원전압이 입력 전압보다 크게 되면, 전원전압의 스큐(Skew)가 커져서 입력 전압의 셋업(Set Up) 시간과 홀드(Hold) 시간에 어긋나게 되어 입력 버퍼가 오동작 하게 된다.In addition, the input signal affects the operation of the input buffer, and in order to control the AC input internally, the set up time and the hold time of the input buffer must be determined. Must be applied at a fixed level. Therefore, when the input voltage is smaller than the predetermined level and the power supply voltage is larger than the input voltage, the skew of the power supply voltage becomes large, and the input buffer is misaligned with the set up time and the hold time of the input voltage. Done.
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 하나의 입력 버퍼를 사용하여 다양한 인터페이스의 입력 전압을 제어할 수 있는 입력 버퍼를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide an input buffer capable of controlling input voltages of various interfaces using one input buffer.
상기 목적을 달성하기 위하여, 본 발명의 입력 버퍼 회로는 반도체 장치의 입력 버퍼 회로에 있어서, 전원전압과 제 1 노드 사이에 연결되고 게이트 단자에 접지전압이 연결되는 제 1 PMOS 트랜지스터와, 상기 제 1 노드와 제 2 노드 사이에 연결되고 입력 버퍼 인에이블 신호에 의해 제어되는 제 2 PMOS 트랜지스터와, 상기 제 1 노드와 제 2 노드 사이에 연결되고 로직 로우 신호에 의해 동작하는 풀업 드라이버부와, 상기 제 2 노드와 제 3 노드 사이에 연결되고 입력 버퍼 인에이블 신호에 의해 제어되는 제 1 NMOS 트랜지스터와, 상기 제 3 노드와 접지전압 사이에 연결되고 로직 하이 신호에 의해 동작하는 풀다운 드라이버부와, 상기 입력 버퍼의 출력 신호를 반전시켜서 출력하는 인버터를 구비한 것을 특징으로 한다.In order to achieve the above object, the input buffer circuit of the present invention is an input buffer circuit of a semiconductor device, comprising: a first PMOS transistor connected between a power supply voltage and a first node and a ground voltage connected to a gate terminal; A second PMOS transistor connected between the node and the second node and controlled by an input buffer enable signal, a pull-up driver unit connected between the first node and the second node and operated by a logic low signal; A first NMOS transistor connected between a second node and a third node and controlled by an input buffer enable signal, a pull-down driver unit connected between the third node and a ground voltage and operated by a logic high signal, the input And an inverter for inverting and outputting the output signal of the buffer.
여기에서, 상기 풀업 드라이버부는 게이트 단자에 입력 신호가 연결되는 제 3 PMOS 트랜지스터와, 게이트 단자에 제 1 제어신호가 연결되는 제 4 PMOS 트랜지스터와, 게이트 단자에 제 2 제어신호가 연결되는 제 5 PMOS 트랜지스터가 병렬로 연결되어 있으며, 각각 PMOS 트랜지스터의 소오스 단자와 드레인 단자는 제 1 노드와 제 2 노드에 연결되어 있다.The pull-up driver may include a third PMOS transistor having an input signal connected to a gate terminal, a fourth PMOS transistor having a first control signal connected to the gate terminal, and a fifth PMOS having a second control signal connected to the gate terminal. Transistors are connected in parallel, and source and drain terminals of the PMOS transistors are connected to the first node and the second node, respectively.
상기 풀다운 드라이버부는 게이트 단자에 입력 신호가 연결되는 제 2 NMOS 트랜지스터와, 게이트 단자에 제 1 제어신호가 연결되는 제 3 NMOS 트랜지스터와, 게이트 단자에 제 2 제어신호가 연결되는 제 4 NMOS 트랜지스터가 병렬로 연결되어 있으며, 각각 NMOS 트랜지스터의 드레인 단자와 소오스 단자는 제 3 노드와 접지전압에 연결되어 있다.The pull-down driver includes a second NMOS transistor connected to an input signal at a gate terminal, a third NMOS transistor connected to a first control signal at a gate terminal, and a fourth NMOS transistor connected at a gate terminal to a fourth NMOS transistor. The drain terminal and the source terminal of the NMOS transistor are connected to the third node and the ground voltage, respectively.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 입력 버퍼를 나타낸 회로도이다.2 is a circuit diagram showing an input buffer according to the present invention.
본 발명의 입력 버퍼는 전원전압(VDDI)과 노드(Nd11) 사이에 연결되고 게이트 단자에 접지전압(VSSI)이 연결되는 PMOS 트랜지스터(P11)와, 상기 노드(Nd11)와 노드(Nd22) 사이에 연결되고 입력 버퍼 인에이블 신호(Control)에 의해 제어되는 PMOS 트랜지스터(P22)와, 상기 노드(Nd11)와 노드(Nd22) 사이에 연결되고 로직 로우 신호에 의해 동작하는 풀업 드라이버부(22)와, 상기 노드(Nd22)와 노드(Nd33) 사이에 연결되고 입력 버퍼 인에이블 신호(Control)에 의해 제어되는 NMOS 트랜지스터(N11)와, 상기 노드(Nd33)와 접지전압(VSSI) 사이에 연결되고 로직 하이 신호에 의해 동작하는 풀다운 드라이버부(24)와, 상기 입력 버퍼의 출력 신호를 반전시켜서 출력하는 인버터(I11)를 구비한다. The input buffer of the present invention is a PMOS transistor P11 connected between a power supply voltage VDDI and a node Nd11 and a ground voltage VSSI connected to a gate terminal, and between the node Nd11 and a node Nd22. A PMOS transistor (P22) connected and controlled by an input buffer enable signal (Control), a pull-up driver unit (22) connected between the node (Nd11) and a node (Nd22) and operated by a logic low signal; An NMOS transistor N11 connected between the node Nd22 and a node Nd33 and controlled by an input buffer enable signal Control, and connected between the node Nd33 and a ground voltage VSSI and a logic high voltage. And a pull-down driver unit 24 that operates on the signal, and an inverter I11 that inverts and outputs the output signal of the input buffer.
상기 풀업 드라이버부(22)는 게이트 단자에 입력 신호(IN)가 연결되는 PMOS 트랜지스터(P33)와, 게이트 단자에 입력 전압 제어신호(2.5V_conP)가 연결되는 PMOS 트랜지스터(P44) 및 게이트 단자에 입력 전압 제어신호(3.3V_conP)가 연결되는 PMOS 트랜지스터(P55)가 병렬로 연결되어 있으며, 각각 PMOS 트랜지스터의 소오스 단자와 드레인 단자는 노드(Nd11)와 노드(Nd22)에 연결되어 있다.The pull-up driver 22 inputs a PMOS transistor P33 to which an input signal IN is connected to a gate terminal, a PMOS transistor P44 to which an input voltage control signal 2.5V_conP is connected to a gate terminal, and a gate terminal thereof. The PMOS transistor P55 to which the voltage control signal 3.3V_conP is connected is connected in parallel, and the source terminal and the drain terminal of the PMOS transistor are connected to the node Nd11 and the node Nd22, respectively.
상기 풀다운 드라이버부(24)는 게이트 단자에 입력 신호(IN)가 연결되는 NMOS 트랜지스터(N22)와, 게이트 단자에 입력 전압 제어신호(2.5V_conN)가 연결되는 NMOS 트랜지스터(N33) 및 게이트 단자에 입력 전압 제어신호(3.3V_conN)가 연결되는 NMOS 트랜지스터(N44)가 병렬로 연결되어 있으며, 각각 NMOS 트랜지스터의 드레인 단자와 소오스 단자는 노드(Nd33)와 접지전압(VSSI)에 연결되어 있다.The pull-down driver unit 24 inputs an NMOS transistor N22 having an input signal IN connected to a gate terminal, an NMOS transistor N33 having an input voltage control signal 2.5V_conN connected to a gate terminal, and a gate terminal thereof. The NMOS transistors N44 to which the voltage control signal 3.3V_conN is connected are connected in parallel, and the drain terminal and the source terminal of each of the NMOS transistors are connected to the node Nd33 and the ground voltage VSSI.
본 발명에서는 종래 반도체 메모리 장치의 입력 버퍼에 두 개의 PMOS 트랜지스터(P44, P55)와 두 개의 NMOS 트랜지스터(N33, N44)를 추가하여 입력 전압에 따라 해당 전압을 제어할 수 있도록 한다.In the present invention, two PMOS transistors P44 and P55 and two NMOS transistors N33 and N44 are added to an input buffer of a conventional semiconductor memory device so that the corresponding voltage can be controlled according to the input voltage.
상기 입력 버퍼는 PMOS 트랜지스터(P44) 및 NMOS 트랜지스터(N33)의 각각 게이트 단자에 연결되어 있는 입력 전압 제어신호(2.5V_conP, 2.5V_conN)와, PMOS 트랜지스터(P55) 및 NMOS 트랜지스터(N44)의 각각 게이트 단자에 연결되어 있는 입력 전압 제어신호(3.3V_conP, 3.3V_conN)를 사용하여 1.8V, 2.5V, 3.3V의 입력 전압을 제어할 수 있다. 여기에서, PMOS 트랜지스터(P44, P55)의 입력 전압 제어신호(2.5V_conP, 3.3V_conP)와 NMOS 트랜지스터(N33, N44)의 입력 전압 제어신호(2.5V_conN, 3.3V_conN)는 외부의 본딩 옵션 또는 내부의 테스트 옵션에 의해 정해진 해당 전압을 표시하는 신호를 조합하여 생성할 수 있다.The input buffer includes input voltage control signals 2.5V_conP and 2.5V_conN connected to gate terminals of the PMOS transistor P44 and the NMOS transistor N33, respectively, and the gates of the PMOS transistor P55 and the NMOS transistor N44, respectively. The input voltage control signals (3.3V_conP, 3.3V_conN) connected to the terminal can control the input voltage of 1.8V, 2.5V, 3.3V. Here, the input voltage control signals 2.5V_conP and 3.3V_conP of the PMOS transistors P44 and P55 and the input voltage control signals 2.5V_conN and 3.3V_conN of the NMOS transistors N33 and N44 are connected to an external bonding option or internally. It can be generated by combining the signals representing the corresponding voltages determined by the test options.
본 발명에 따른 입력 버퍼의 동작을 살펴보면, 입력 버퍼 회로는 입력 버퍼 인에이블 신호(Control)에 로직 하이가 입력되면, NMOS 트랜지스터(N11)가 턴 온되고 입력 패드를 통해 수신된 입력 신호(IN)에 의해 동작한다. 여기에서, 상기 입력 신호(IN)의 디폴트(Default) 전압은 1.8V이며, PMOS 트랜지스터(P11)는 게이트 단자에 접지전압(VSS)이 연결되어 있으므로, 항상 턴 온 상태를 유지한다.Referring to the operation of the input buffer according to the present invention, when the logic high is input to the input buffer enable signal Control, the NMOS transistor N11 is turned on and the input signal IN received through the input pad. It works by Here, the default voltage of the input signal IN is 1.8V, and the PMOS transistor P11 is always turned on because the ground voltage VSS is connected to the gate terminal.
상기 입력 신호(IN)에 로직 하이(1.8V)가 입력되고, PMOS 트랜지스터(P44, P55)의 입력 전압 제어신호(2.5V_conP, 3.3V_conP)에 각각 로직 로우가 인가되고, NMOS 트랜지스터(N33, N44)의 입력 전압 제어신호(2.5V_conN, 3.3V_conN)에는 각각 로직 하이가 인가되면, PMOS 트랜지스터(P44, P55)가 턴 온 되고, NMOS 트랜지스터(N22, N33, N44)가 턴 온 되며, 입력 버퍼 인에이블 신호(Control)에 의해 NMOS 트랜지스터(N11)가 턴 온되어 있으므로, 출력 노드(a11)에 로직 로우가 출력되며, 인버터(I11)를 통해 신호가 반전되어 로직 하이를 출력한다. 여기에서, 인버터(I11)는 외부에서 인가되는 전원전압에 의해 소모되는 전류 소모를 줄이기 위해 메모리 장치의 내부 전압(VPERI)을 사용한다.Logic high (1.8V) is input to the input signal IN, logic lows are respectively applied to the input voltage control signals 2.5V_conP and 3.3V_conP of the PMOS transistors P44 and P55, and NMOS transistors N33 and N44 are respectively applied. When logic high is applied to the input voltage control signals 2.5V_conN and 3.3V_conN, the PMOS transistors P44 and P55 are turned on, and the NMOS transistors N22, N33 and N44 are turned on, and the input buffer is Since the NMOS transistor N11 is turned on by the enable signal Control, a logic low is output to the output node a11, and the signal is inverted through the inverter I11 to output a logic high. Here, the inverter I11 uses the internal voltage VPERI of the memory device to reduce current consumption by the power voltage applied from the outside.
상기 입력 신호(IN)에 로직 로우가 입력되면, PMOS 트랜지스터(P33, P44, P55)가 턴 온되고, PMOS 트랜지스터(P11)가 항상 턴 온 상태를 유지하고 있으므로, 출력 노드(a11)에 로직 하이가 출력되며, 인버터(I11)를 통해 신호가 반전되어 로직 로우를 출력한다. When a logic low is input to the input signal IN, the PMOS transistors P33, P44, and P55 are turned on, and the PMOS transistor P11 is always turned on, so that the logic node is turned on at the output node a11. Is output, and the signal is inverted through the inverter I11 to output a logic low.
그리고, 상기 입력 신호(IN)에 로직 하이(2.5V)가 입력되고, PMOS 트랜지스터(P44, P55)의 입력 전압 제어신호(2.5V_conP, 3.3V_conP)에 각각 로직 로우와 로직 하이가 인가되고, NMOS 트랜지스터(N33, N44)의 입력 전압 제어신호(2.5V_conN, 3.3V_conN)에는 각각 로직 하이와 로직 로우가 인가되면, PMOS 트랜지스터(P44)가 턴 온 되고, NMOS 트랜지스터(N22, N33)가 턴 온 되며, 입력 버퍼 인에이블 신호(Control)에 의해 NMOS 트랜지스터(N11)가 턴 온되어 있으므로, 출력 노드(a11)에 로직 로우가 출력되며, 인버터(I11)를 통해 신호가 반전되어 로직 하이를 출력한다.Logic high (2.5V) is input to the input signal IN, logic low and logic high are respectively applied to the input voltage control signals 2.5V_conP and 3.3V_conP of the PMOS transistors P44 and P55. When logic high and logic low are respectively applied to the input voltage control signals 2.5V_conN and 3.3V_conN of the transistors N33 and N44, the PMOS transistor P44 is turned on and the NMOS transistors N22 and N33 are turned on. Since the NMOS transistor N11 is turned on by the input buffer enable signal Control, a logic low is output to the output node a11, and the signal is inverted through the inverter I11 to output a logic high.
상기 입력 신호(IN)에 로직 로우가 입력되면, PMOS 트랜지스터(P33, P44)가 턴 온되고, PMOS 트랜지스터(P11)가 항상 턴 온 상태를 유지하고 있으므로, 출력 노드(a11)에 로직 하이가 출력되며, 인버터(I11)를 통해 신호가 반전되어 로직 로우를 출력한다.When a logic low is input to the input signal IN, the PMOS transistors P33 and P44 are turned on and the PMOS transistor P11 is always turned on, so that a logic high is output to the output node a11. The signal is inverted through the inverter I11 to output a logic low.
또한, 상기 입력 신호(IN)에 로직 하이(3.3V)가 입력되고, PMOS 트랜지스터(P44, P55)의 입력 전압 제어신호(2.5V_conP, 3.3V_conP)에 각각 로직 하이가 인가되고, NMOS 트랜지스터(N33, N44)의 입력 전압 제어신호(2.5V_conN, 3.3V_conN)에는 각각 로직 로우가 인가되면, NMOS 트랜지스터(N22)가 턴 온 되고,입력 버퍼 인에이블 신호(Control)에 의해 NMOS 트랜지스터(N11)가 턴 온되어 있으므로, 출력 노드(a11)에 로직 로우가 출력되며, 인버터(I11)를 통해 신호가 반전되어 로직 하이를 출력한다.In addition, a logic high (3.3V) is input to the input signal (IN), a logic high is applied to input voltage control signals (2.5V_conP, 3.3V_conP) of the PMOS transistors P44 and P55, respectively, and the NMOS transistor N33. When a logic low is applied to the input voltage control signals 2.5V_conN and 3.3V_conN of N44, respectively, the NMOS transistor N22 is turned on, and the NMOS transistor N11 is turned on by the input buffer enable signal Control. Since it is on, the logic low is output to the output node a11, and the signal is inverted through the inverter I11 to output the logic high.
상기 입력 신호(IN)에 로직 로우가 입력되면, PMOS 트랜지스터(P33)가 턴 온되고, PMOS 트랜지스터(P11)가 항상 턴 온 상태를 유지하고 있으므로, 출력 노드(a11)에 로직 하이가 출력되며, 인버터(I1)를 통해 신호가 반전되어 로직 로우를 출력한다.When a logic low is input to the input signal IN, the PMOS transistor P33 is turned on, and since the PMOS transistor P11 is always turned on, a logic high is output to the output node a11. The signal is inverted through the inverter I1 to output a logic low.
따라서, 본 발명은 종래 입력 버퍼에 두 개의 PMOS 트랜지스터 및 두 개의 NMOS 트랜지스터를 사용함으로써 반도체 메모리 장치에서 하나의 입력 버퍼를 사용하여 입력 신호가 1.8V, 2.5V, 3.3V까지 다양하게 변하는 입력 인터페이스를 제어할 수 있도록 하였다.Accordingly, the present invention uses two input and two NMOS transistors in the conventional input buffer, thereby using an input buffer in a semiconductor memory device to provide an input interface in which the input signal varies from 1.8V, 2.5V, 3.3V. To control.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto. Those skilled in the art may have many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서 설명한 바와 같이, 본 발명에 의하면 반도체 메모리 장치에서 다양한 입력 인터페이스에 대하여 하나의 입력 버퍼를 사용하여 각각에 해당하는 입력 인터페이스를 제어할 수 있다.As described above, according to the present invention, a single input buffer may be used for various input interfaces in a semiconductor memory device to control corresponding input interfaces.
도 1은 종래 입력 전압에 따른 입력 버퍼를 나타낸 회로도.1 is a circuit diagram illustrating an input buffer according to a conventional input voltage.
도 2는 본 발명에 의한 입력 버퍼의 회로도. 2 is a circuit diagram of an input buffer according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
22 : 풀업 드라이버부 24 : 풀다운 드라이버부22: pull-up driver section 24: pull-down driver section
I11 : 인버터 P11-P55 : PMOS 트랜지스터I11: Inverter P11-P55: PMOS transistor
N11-N44 : NMOS 트랜지스터N11-N44: NMOS Transistor
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030086894A KR20050053254A (en) | 2003-12-02 | 2003-12-02 | Input buffer cuirciut |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030086894A KR20050053254A (en) | 2003-12-02 | 2003-12-02 | Input buffer cuirciut |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050053254A true KR20050053254A (en) | 2005-06-08 |
Family
ID=37248990
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050053254A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736808B1 (en) * | 2006-07-25 | 2007-07-09 | 한국과학기술원 | Fast pull-up circuit in vlsi circuits |
-
2003
- 2003-12-02 KR KR1020030086894A patent/KR20050053254A/en not_active Application Discontinuation
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