KR20050052771A - 이미지 축소 프로세싱 회로를 위한 방법 - Google Patents

Abstract

두 개의 FIFO 유닛들의 메모리 구조를 포함하는 이미지 축소 프로세싱 회로를 위한 방법이다. 이 방법은, 원래의 이미지 데이터를 수신하고 이를 전달하는 입력 프로세싱 유닛을 제공하는 단계; 상기 입력 프로세싱 유닛으로부터 이미지 데이터를 수신하는 수평 방향 이미지 프로세싱 유닛을 제공하는 단계; 상기 수평 방향 이미지 프로세싱 유닛으로부터 이미지 데이터를 수신하고 동일한 액서스 주파수로 이미지 데이터를 읽고 쓰는 제1단계 FIFO 유닛을 제공하는 단계; 상기 제1단계 FIFO 유닛으로부터 이미지 데이터를 수신하는 수직 방향 이미지 프로세싱 유닛을 제공하는 단계; 상기 수직 방향 이미지 프로세싱 유닛으로부터 이미지 데이터를 수신하고 두 개의 액서스 주파수로 이미지 데이터의 읽기/쓰기를 구현하는 제2단계 FIFO 유닛을 제공하는 단계; 및 제2단계 FIFO 유닛으로부터 이미지 데이터를 수신하여 축소된 이미지를 출력하는 출력 프로세싱 유닛을 제공하는 단계를 포함한다.

Description

이미지 축소 프로세싱 회로를 위한 방법{Method for an Image Reducing Processing Circuit}

본 발명은 이미지 축소 프로세싱 회로를 위한 방법에 관한 것으로서, 더욱 상세하게는 두 개의 FIFO 유닛들의 메모리 구조를 포함하는 이미지 축소 프로세싱 회로를 위한 방법에 관한 것이다.

최근, 손으로 드는 이미지 디스플레이 시스템 및 휴대용 멀디미디어 이미지 디스플레이 시스템은 소형화 및 편리성 때문에, 대부분 더 작고 더 낮은 해상도를 가지는 디스플레이 소자를 가진다. 텔레비젼 및 디스플레이 카드의 신호와 같은 신호원에 따르면, 신호원의 해상도가 과거에 정의되었고, 상기에서 언급된 제품(즉, 상기에서 언급된 디스플레이 시스템)에서 필요한 해상도보다 더 크다. 따라서 이미지를 선택적으로 축소하고 전력 소모가 작은 이미지 프로세싱 회로를 가지는 것이 더욱 중요하다.

이미지 축소 프로세싱 회로를 위한 종래의 방법은, 계속해서 일어나는 프로세스에서 더욱 완벽하게 이미지 데이터를 얻을 수 있도록 하기 위하여, 라인 버퍼 구조를 사용한다. 입력된 이미지 데이터는 라인 별로 메모리에 일시적으로 저장된 다음 프로세싱된다. 라인 버퍼의 구조가 사용되기 때문에, 메모리는 동시에 다른 주파수로, 입력 이미지 데이터 및 출력 이미지 데이터를 읽고 쓰고 프로세싱하고, 이로 인하여 회로가 복잡해진다. 더욱이 메모리는 전체 라인의 데이터를 저장하므로 메모리의 용량이 또한 커야 한다.

도1은 종래 기술에 의한, 라인 버퍼들을 가지는 이미지 축소 프로세싱 회로의 블럭 구성도이고, 도2는 종래 기술에 의한, 라인 버퍼들의 블럭 구성도이다. 도1 및 도2를 참조하면, 종래의 이미지 축소 프로세싱 회로의 구조는, 선-위치 데이터 프로세싱 유닛(10), 라인 버퍼 유닛들(11), 수직 방향 이미지 프로세싱 유닛(12), 수평 방향 이미지 프로세싱 유닛(13) 및 후-위치 데이터 프로세싱 유닛(14)을 포함한다. 이미지 데이터(즉, 원래 이미지 1a)는 먼저 선-위치 데이터 프로세싱 유닛(10)에 의하여 프로세싱되고, 그런 다음 제1 액서스 주파수(1c)로 원래 이미지(1a)는 라인 버퍼 유닛들(11)으로 전달된다. 이미지 데이터의 입력 순서에 따라서, 이미지 데이터는 N개의 세트들의 라인 버퍼(120), 수직 방향 이미지 프로세싱 유닛(12) 및 수평 방향 이미지 프로세싱 유닛(13)에 차례로 저장된다. 이미지 데이터는, 제2 주파수(1d)를 가지고 라인 버퍼 유닛(11)에 의하여 병렬적으로 프로세싱되고, 종국에 후-위치 프로세싱 유닛(14)으로 전달되어 축소된 이미지(1b)가 출력된다.

결국, 위에서 언급한 종래의 이미지 축소 프로세싱 회로의 구조에서는, 축소된 이미지(1b)의 크기는 입력된 원래의 이미지(1a)의 크기보다 작게 된다. 라인 버퍼 유닛(11)의 구성을 이용하므로, 라인 버퍼 유닛(11)의 메모리 깊이는, 원래 이미지(1a)의 메모리 깊이와 동일하게 설계된다. 입력되는 원래 이미지(1a)의 크기가 출력되는 축소된 이미지(1b)보다 훨씬 크다면, 메모리의 용량이 증가될 것이다. 제1 주파수(1c) 및 제2 주파수(1d)는 동시에 라인 버퍼 유닛(11)의 입력 및 출력에 사용되며, 둘다 액서스 주파수이다. 따라서 이미지 데이터를 동시에 읽기 및 쓰기를 구현하는 메모리 회로가 복잡해진다.

따라서, 위와 같은 문제점들과 단점들을 해결할 이미지 축소 프로세싱 회로를 위한 방법이 요구된다.

본 발명은 액서스 주파수의 사용 및 메모리 깊이를 단순화게 하는, 두 개의 FIFO(First-In-First-Out) 유닛들의 메모리 구조를 포함하는 이미지 축소 프로세싱 회로를 위한 방법을 제공한다.

본 발명에 의한 이미지 축소 프로세싱 회로를 위한 방법은, 두 개의 FIFO 유닛들의 메모리 구조를 가지며, 먼저 수평 방향 이미지 데이터를 프로세싱한 다음에 수직 방향 이미지 데이터를 프로세싱하여, 제1단계 FIFO 유닛의 메모리 깊이가 축소된 이미지의 메모리 깊이와 실질적으로 동일하게 설계되도록 한다. 제1단계 FIFO 유닛의 메모리 깊이는 라인 버퍼들의 메모리 깊이보다 작다. 두 개의 FIFO 유닛들의 메모리 구조를 사용함에 의하여, 입력 프로세싱 유닛, 수평 방향 이미지 프로세싱 유닛, 제1단계 FIFO 유닛 및 수직 방향 이미지 프로세싱 유닛의 액서스 주파수가 제1 액서스 주파수만으로 단순화된다. 제2단계 FIFO 유닛의 메모리 구조는 하나의 입력-하나의 출력의 메모리 구조로 단순화되는데, 이는 단지 제1 액서스 주파수와 제2 액서스 주파수의 전이를 구현하고, 따라서, 제2단계 FIFO 유닛의 메모리 깊이는 원래 이미지 및 축소된 이미지의 것보다 훨씬 작게 된다.

본 발명에 대하여 위에서 설명된 것뿐만 아니라, 부가적인 목적들, 특성들 및 장점들은, 첨부된 도면을 참조한 아래의 본 발명에 관한 상세한 설명으로부터 더 쉽게 명백하게 될 것이다.

도3은 본 발명에 의한, 두 개의 FIFO 유닛들을 가지는 이미지 축소 프로세싱 회로의 블럭 구성도이다. 도3은, 입력 프로세싱 유닛(20), 수평 방향 이미지 프로세싱 유닛(21), 제1단계 FIFO 유닛(22), 수직 방향 이미지 프로세싱 유닛(23), 제2단계 FIFO 유닛(24) 및 출력 프로세싱 유닛(25)을 포함한다. 이미지 데이터(즉, 원래 이미지 1a)는 먼저 입력 프로세싱 유닛(20)에 의하여 프로세싱되고, 그런 다음, 동일한 제1 액서스 주파수(1c)로, 원래 이미지(1a)가 수평 방향 이미지 프로세싱 유닛(21)으로 전달된다. 수평 방향 이미지 프로세싱 유닛(21)은 입력 프로세싱 유닛(20)으로부터 이미지 데이터를 수신하고, 상기 이미지 데이터를 수평 방향으로 정량화한 후 상기 이미지 데이터를 로 칼럼 타입을 가지는 칼럼 신호들로 변경한다. 제1단계 FIFO 유닛(22)은, 수평 방향 이미지 프로세싱 유닛(21)으로부터 이미지 데이터를 수신하여 동일한 제1 액서스 주파수(1c)로 이미지 데이터를 읽고 쓴다. 수직 방향 이미지 프로세싱 유닛(23)은 제1단계 FIFO 유닛(22)으로부터 데이터를 수신하여, 이미지 데이터를 완전하게 읽고 쓰며 수직 방향으로 이미지 데이터를 정량화하고, 그런 다음 이미지 데이터를 로(row) 칼럼(column) 타입을 가지는 로(row) 신호들로 변경한다. 제2단계 FIFO 유닛(24)은 상기 수직 방향 이미지 프로세싱 유닛(23)으로부터 이미지 데이터를 수신하고 액서스 주파수(1c)로부터 액서스 주파수(1d)로 변경한다. 출력 프로세싱 유닛(25)은 제2단계 FIFO 유닛(24)으로부터 이미지 데이터를 수신하고 축소된 이미지(1b)를 액서스 주파수(1d)로 출력한다.

도4는 본 발명에 의한 입력 프로세싱 유닛 및 수평 방향 이미지 프로세싱 유닛의 블럭 구성도이다. 도4를 참조하면, 수평 방향 이미지 프로세싱 유닛(21)은, 수평 방향 데이터 계산부(210) 및 수평 방향 데이터 제어부(211)를 포함한다. 수평 방향 데이터 계산부(210)는, 신규한 수평 방향 이미지 데이터(2a)를 생성하기 위하여, 입력 프로세싱 유닛(20)으로부터의 이미지 데이터 및 수평 방향 데이터 제어부(211)로부터 생성된 필터링 파라미터를 실시간으로 계산하고 프로세싱하고, 수평 방향 데이터 제어부(211)는 이미지 데이터가 버려지는지의 여부를 제어하는 신규한 이미지 제어 신호들(XEN)을 생성한다.

도5는 본 발명에 의한, 제1단계 FIFO 유닛의 블럭 구성도이다. 도3, 도4 및 도5를 참조하면, 제1단계 FIFO 유닛(22)은, 이미지 데이터를 순서대로 수신하고 전달하는, N 셋트의 FIFO 서브 유닛(220, 221, 222, 223)을 포함한다. 수평 방향 데이터 제어부(211)에 의하여 생성되는 이미지 제어 신호들(XEN)에 따라서, 수평 방향 이미지 프로세싱 유닛(21)으로부터의 이미지 데이터가 수평 방향 이미지 프로세싱 유닛(21)으로부터 FIFO 서브 유닛(220)으로 단계적으로 순서대로 전달된다. 동시에 FIFO 서브 유닛(220)은 이미지 데이터를 다음 FIFO 서브 유닛(221)으로 전달하고, 다른 FIFO 서브 유닛들(221, 222, 223) 역시 FIFO 서브 유닛(220)과 유사하게 작동한다.

도6은 본 발명에 의한 수직 방향 이미지 프로세싱 유닛의 블럭 구성도이다. 도3 및 도6를 참조하면, 수직 방향 이미지 프로세싱 유닛(23)은 수직 방향 데이터 계산부(230) 및 수직 방향 데이터 제어부(231)를 포함한다. 수직 방향 데이터 계산부(230)은, 신규한 수직 방향 이미지 데이터(23a)를 생성하기 위하여, 제1단계 FIFO 유닛(22)으로부터의 이미지 데이터, 수평 방향 이미지 프로세싱 유닛(21)으로부터 생성된 수평 방향 이미지 데이터(2a) 및 수직 방향 데이터 제어부(231)로부터 생성된 필터링 파라미터를 실시간으로 계산하고 프로세싱하고, 수직 방향 데이터 제어부(231)는 이미지 데이터가 버려지는지의 여부를 제어하는 신규한 이미지 제어 신호들(YEN)을 생성한다.

도7은, 본 발명에 따른 제2단계 FIFO 유닛 및 출력 프로세싱 유닛의 블럭 구성도이다. 도4, 도6 및 도7를 참조하면, 제2단계 FIFO 유닛(24)은, 제1 액서스 주파수(1c) 및 제2 액서스 주파수(1d)의 두 개의 다른 주파수로 이미지 데이터를 읽고 쓰는 것을 구현하는 N 비트 용량을 가지는 FIFO 메모리부(240)를 포함한다. 수직 방향 데이터 제어부(231)에 의하여 생성된 이미지 제어 신호들 YEN 및 수평 방향 데이터 제어부(211)에 의하여 생성된 이미지 제어 신호들 XEN에 따라서, 수직 방향 이미지 프로세싱 유닛(23)으로부터의 수직 방향 이미지 데이터(23a)가, 액서스 주파수(1c)로 N 비트 용량을 가지는 FIFO 메모리부(240)로 전달된다. 출력 프로세싱 유닛(25)은 이미지 프로세싱부(250) 및 출력 제어부(251)를 포함한다. 출력 제어부(251)에 의하여 생성된 읽기 신호는 제2단계 FIFO 유닛(24)으로 전달되고, 이미지 데이터가 제2 액서스 주파수(1d)로 이미지 프로세싱부(250)로 전달되어 축소된 이미지(1b)가 출력된다.

결론적으로, 본 발명에 의한 이미지 축소 프로세싱 회로를 위한 방법은, 두 개의 FIFO 유닛들을 가지는 메모리 구조를 포함하고, 먼저 수평 방향 이미지 데이터를 프로세싱한 후 그럼 다음, 수직 방향 이미지 데이터를 프로세싱하여, 제1단계 FIFO 유닛이 메모리 깊이가 단지 축소된 이미지(1b)의 메모리 깊이와 실질적으로 동일하도록 설계된다. 라인 버퍼들의 메모리 깊이는 원래 이미지(1a)의 것과 동일하므로 제1단계 FIFO 유닛의 메모리 깊이는 라인 버퍼들의 메모리 깊이보다 작게 된다(1b < 1a 이므로). 두 개의 FIFO 유닛들의 메모리 구조를 사용함으로써, 입력 프로세싱 유닛, 수평 방향 이미지 프로세싱 유닛, 제1단계 FIFO 유닛 및 수직 방향 이미지 프로세싱 유닛의 액서스 주파수가 단지 제1 액서스 주파수(1c)로 단순화된다. 제2단계 FIFO 유닛의 메모리 구조는 하나의 입력-하나의 출력 메모리 구조로 단순화되는데, 이것은 단지 제1 액서스 주파수(1c) 및 제2 액서스 주파수(1d) 간의 전이를 구현하는 것이고, 따라서, 제2단계 FIFO 유닛(24)의 메모리 깊이는 원래 이미지(1a) 및 축소된 이미지(1b)의 메모리 깊이보다 훨씬 작다.

도1은 종래 기술에 의한, 라인 버퍼들을 가지는 이미지 축소 프로세싱 회로의 블럭 구성도이다,

도2는 종래 기술에 의한, 라인 버퍼들의 블럭 구성도이다.

도3은 본 발명에 의한, 두 개의 FIFO 유닛들을 가지는 이미지 축소 프로세싱 회로의 블럭 구성도이다.

도4는 본 발명에 의한, 입력 프로세싱 유닛 및 수평 방향 이미지 프로세싱 유닛의 블럭 구성도이다.

도5는 본 발명에 의한, 제1단계 FIFO 유닛의 블럭 구성도이다.

도6은 본 발명에 의한, 수직 방향 이미지 프로세싱 유닛의 블럭 구성도이다.

도7은, 본 발명에 의한, 제2단계 FIFO 유닛 및 출력 프로세싱 유닛의 블럭 구성도이다.

Claims (7)

1. 액서스 주파수 및 메모리 깊이를 단순화하기 위하여, 두 FIFO 유닛들의 메모리 구조를 포함하는 이미지 축소 프로세싱 회로를 제공하는 방법에 있어서,

   (1) 입력 이미지 데이터를 수신하고 상기 이미지 데이터를 전달하는 입력 프로세싱 단계;

   (2) 상기 단계(1)로부터 이미지 데이터를 수신하고, 상기 이미지 데이터를 수평 방향으로 정량화한 후 상기 이미지 데이터를 로 칼럼 타입을 가지는 칼럼 신호들로 변경하는, 수신된 이미지 데이터의 수평 방향 이미지 프로세싱 단계;

   (3) 상기 단계(2)로부터 이미지 데이터를 수신하고 제1 액서스 주파수로 상기 이미지 데이터를 읽고 쓰는 제1단계 FIFO로서, 상기 제1단계 FIFO는 상기 이미지 데이터를 순서대로 수신하고 전달하는 복수개의 FIFO 서브 유닛을 가지는 제1단계 FIFO를 제공하는 단계;

   (4) 상기 단계(3)으로부터 이미지 데이터를 수신하고, 수신된 이미지 데이터를 완전하게 읽고 쓰고, 상기 이미지 데이터를 수직 방향으로 정량화한 후 상기 이미지 데이터를 로 칼럼 타입을 가지는 로 신호들로 변경하는 수직 방향 이미지 프로세싱 단계;

   (5) 상기 단계(4)로부터 이미지 데이터를 수신하고 제1 액서스 주파수 및 제2 액서스 주파수로 상기 이미지 데이터를 읽고 쓰는 것을 구현하는 FIFO를 가지는 제2단계 FIFO를 제공하는 단계; 및

   (6) 상기 단계(5)로부터 이미지 데이터를 수신하고 제2 액서스 주파수로 작동하여 축소된 이미지 데이터를 출력하는 출력 프로세싱 단계를 포함하는 것을 특징으로 하는 이미지 축소 프로세싱 회로를 제공하는 방법.
2. 청구항 1에 있어서, 상기 입력 프로세싱 단계에서 수신되는 입력 이미지 데이터는 원래의 이미지 데이터인 것을 특징으로 하는, 이미지 축소 프로세싱 회로를 제공하는 방법.
3. 청구항 1에 있어서, 상기 출력 프로세싱 단계는, 이미지 데이터를 출력하기 위한 매개 수단인 것임을 특징으로 하는, 이미지 축소 프로세싱 회로를 제공하는 방법.
4. 청구항 1에 있어서, 상기 이미지 데이터를 순서대로 수신하고 전달하는 복수개의 FIFO 서브 유닛을 가지는 제1단계 FIFO를 제공하는 단계는,

   (a) 상기 이미지 데이터를 수평 방향으로 읽고, FIFO 방식을 사용하여 제1 액서스 주파수로 상기 이미지 데이터를 큐(queue) 안으로 쓰는 단계; 및

   (b) 상기 제1 액서스 주파수로 수평 방향으로 이미지 데이터를 출력하는 단계를 포함하고, 상기 단계 (a) 및 (b)가 동일한 주파수로 작동하는 것을 특징으로 하는 이미지 축소 프로세싱 회로를 제공하는 방법.
5. 청구항 4에 있어서, 상기 제1단계 FIFO 유닛은 상기 축소된 이미지 데이터의 메모리 깊이와 동일한 메모리 깊이를 가지는 것을 특징으로 하는, 이미지 축소 프로세싱 회로를 제공하는 방법.
6. 청구항 1에 있어서, 상기 이미지 데이터를 수신하고 전달하는 제2단계 FIFO를 제공하는 단계는,

   (a) 상기 이미지 데이터를 수직 방향으로 읽고, FIFO 방식을 사용하여 제1 액서스 주파수로 상기 이미지 데이터를 큐(queue) 안으로 쓰는 단계; 및

   (b) 상기 제2 액서스 주파수로 수직 방향으로 이미지 데이터를 출력하는 단계를 포함하고, 상기 단계 (a) 및 (b)가 상이한 주파수로 작동하는 것을 특징으로 하는 이미지 축소 프로세싱 회로를 제공하는 방법.
7. 청구항 6에 있어서, 상기 제2단계 FIFO 유닛은, 제1 액서스 주파수 및 제2 액서스 주파수를 전이하는 것을 구현하는 하나의 입력-하나의 출력 FIFO 메모리 구조를 가지는 것임을 특징으로 하는 이미지 축소 프로세싱 회로를 제공하는 방법.